1、 阵列雷达回波模拟器的设计 作者姓名 伏佩佩 学校导师姓名、职称 张子敬 教授 企业导师姓名、职称 郑自良 高工 申请学位类别 工程硕士 阵列雷达回波模拟器的设计 学校代码 10701 分类号 TN95 学 号 1302121521 密 级 公开 西安电子科技大学 硕士学位论文 作者姓名：伏佩佩 领 域：电子与通信工程 学位类别：工程硕士 学校导师姓名、职称：张子敬 教授 企业导师姓名、职称：郑自良 高工 学 院：电子工程学院 提交日期：2015年12月 Design of Array Radar Echo Simulator A thesis submitted to XIDIAN UNIV
2、ERSITY in partial fulfillment of the requirements for the degree of Master in Electronics and Communications Engineering By Fu Peipei Supervisor: Zhang Zijing Professor Zheng Ziliang Senior Engineer December 2015 西安电子科技大学 学位论文独创性（或创新性）声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文
3、中特别加以标注和致谢中所罗列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同事对本研究所做的任何贡献均已在论文中作了明确的说明并表示了谢意。 学位论文若有不实之处，本人承担一切法律责任。 本人签名： 日期： 西安电子科技大学 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在校攻读学位期间论文工作的知识产权单位属于西安电子科技大学。学校有权保留送交论文的复印件，允许查阅、借阅论文；学校可以公布论文的全部或部分内容，允许采用影印、缩印或其它复制手段保存论文
4、。同时本人保证，获得学位后结合学位论文研究成果撰写的文章，署名单位为西安电子科技大学。 保密的学位论文在 年解密后适用本授权书 本人签名： 导师签名： 日 期： 日 期： 摘要 摘要 随着军队电子化水平的快速提升，雷达的作用日益凸显，雷达系统的研制越发地重要和急切。在雷达系统中，信号处理机的作用十分重要，需要经过多次试验来检验信号处理机对回波数据的处理能力。然而，试验通常是在外场进行，一方面，外场试验成本高，容易受环境等外部因素的影响；另一方面，鉴于雷达系统调试是整机调试，如果出现问题，需要对整个雷达系统进行检查进而对问题定位，调试过程比较麻烦。为了解决上述问题，国内外逐渐开始使用雷达回波模拟
5、器对信号处理机进行监控测试。这样不仅节省了人力资源和成本花费，而且方便了调试，很大程度上缩短了雷达系统的研制开发时间。 本文讲述的数字阵列雷达回波模拟器采用的是PC机+FPGA的结构，包括数据的产生和数据的存储转换两部分。数据的产生是基于PC机中对应的信号模拟软件实现，包括各种模拟目标信号和各种杂波信号，并将其存储在PC机硬盘中，通过PCI协议传输到模拟器存储设备中；数据的存储转换主要是以FPGA为控制核心，各种接口和存储芯片(NAND FLASH)为辅助设计。一方面，本文讲述的模拟器不但可以使用光纤接收发送数据，同时可以使用网口完成模拟器与局域网中的PC机通信；另一方面，本设计既可以实现将一
6、路阵列信号转化为四十路的阵列信号，也可以为接收的四十路信号加线性调频信号。设计主要有三块电路板，一块是接口板，主要用于控制存储的数据与外界之间的传输；另外两块是存储板，含有大量存储芯片，主要用于存储各种数据。 本文的主要内容有：(1)完成模拟器硬件电路的设计，并对设计中相关芯片进行了功能介绍；(2)将PC机产生的一路模拟信号经过CPCI背板由计算机硬盘导入到模拟器的存储设备中，并且经过处理转化为40路模拟信号，然后将信号数据存储起来等待回放；(3)使用光纤接收40路实时信号，并将信号存储到存储设备中，在输出该信号时，每路信号上添加一路线性调频信号作为辅助检测信号；(4)实现PC机和存储设备之间
7、的网口通信。雷达回波模拟器中，各种通信接口起着至关重要的作用，它们是模拟器与外界进行数据传输的纽带，只有通过它们才能实现数据的传输，其中，接口时序的设计是模拟器设计的关键，决定着数据能否正确稳定的传输。 关 键 词：雷达回波模拟器， 存储器， 光纤， 以太网 I 西安电子科技大学硕士学位论文 II ABSTRACT ABSTRACT Given the popularity of military electronic, radar plays an increasingly prominent role. Therefore, the development of radar systems
8、 becomes more and more important and urgent. During manufacture of radar system, signal processor plays an important role, so a number of experiments have to be done to test the capability of signal processor to process echo data. However, the radar experiments used to be done outfield. While testin
9、g the radar signal processor, on the one hand, the high cost and uncertain factors that were caused by environment and weather must be considered. On the other hand, the radar system is a complete system, if some problems were found, it is necessary to check the whole system to find the small proble
10、m. To avoid the above problems, radar echo simulator was used to monitor and test the radar signal processor at home and abroad. In this way, it not only saves cost, but also shortens development time. This paper discusses digital array radar simulator. The simulation system architecture uses a PC +
11、 FPGA structure, including data generation, storage and process. The data is generated by software base on PC, which includes various echo signal and noise signal. Besides, the data that will be transmitted to radar echo simulator via CPCI board, is stored in hard disk on PC; The storage and process
12、 of data is controlled and accomplished by FPGA, various interface and memory chips. One side, the radar echo simulator not only could use fiber to transmit and receive data, but also connect the radar echo simulator and PC on a LAN through Ethernet; On the other side, this design can realize conver
13、sion of the array signal into forty array signal, and add LFM signal to the received forty array signal. There are three boards in the simulation system, an interface board is mainly used for data transmission and processing with other devices, two memory boards contain a lot of NAND FLASH, which ma
14、inly used to store various data. The main contents are: (1) Disserting the choice of chip and the design of hardware circuit about radar simulator; (2) In accordance with requirements, one channel analog signal is generated by the PC, and transmitted from a computer hard disk to simulator storage de
15、vice. A 40-channel analog signal was processed, and stored waiting for replying. Besides, there is a phase difference between the 40-channel data; (3) Real time signal is collected and transmitted to the storage device. Adding one way chirp signal to the real time signal; III 西安电子科技大学硕士学位论文 (4) Data
16、 storage device and other PC can be conveyed through the network port. About radar echo simulator, using and controlling the various interfaces are very important, which work as a nexus in the whole process of data transmission. Data transmission must depend on the interfaces. Interface timing desig
17、n is the key part, which ensures the accuracy of the data transmission. Keywords: Radar Echo Simulator, Memory, Fiber, Ethernet IV 插图索引 插图索引 图2.1 雷达系统工作图 . 6 图2.2 雷达模拟器功能图 . 10 图2.3 模拟器系统结构 . 11 图2.4 模拟器控制界面的主界面 . 11 图2.5 雷达模拟器信号产生界面 . 12 图2.6 NAND FLASH的结构图 . 13 图2.7 NAND FLASH的操作处理图 . 13 图2.8 NAND
18、 FLASH的写操作的时序图 . 14 图2.9 NAND FLASH写操作的仿真图 . 15 图2.10 坐标旋转图 . 15 图2.11 CORDIC算法功能实现图 . 18 图2.12 使用CORDIC计算得到的正余弦值 18 图2.13 阵面天线分布图 . 19 图2.14 导向矢量三维坐标图 . 19 图2.15 导向矢量实现过程 . 22 图3.1 ALTGX核的参数设置 . 26 图3.2 ALTGX核的可选信息配置界面 . 27 图3.3 设置了串行回环的ALTGX核 27 图3.4 设置了并行回环的ALTGX核 28 图3.5 高速收发模块的整体配置图 . 28 图3.6 高
19、速收发模块复位信号时序图 . 29 图3.7 光纤收发数据采样图 . 29 图3.8 FPGA和DDR II SDRAM间信号传输图 . 31 图3.9 DDR II SDRAM系统时钟工作时序图 . 32 图3.10 DDR II SDRAM中DQ、DM和DQS工作时序图 . 32 图3.11 DDR II SDRAM写时序图 . 33 图3.12 DDR II SDRAM读时序图 . 33 图3.13 数字控制振荡器工作原理图 . 34 图3.14 NCO核的Symbol图 . 35 图3.15 NCO核的参数配置图 35 图3.16 NCO核产生的正余弦信号 36 V 西安电子科技大学硕
20、士学位论文 图3.17 NCO核产生的线性调频信号 . 36 图3.18 串口工作原理图 . 38 图3.19 串口工作的采样图 . 39 图3.20 TCP/IP协议中以太网工作原理图 40 图3.21 以太网数据通信流程图 . 41 图3.22 FPGA中以太网MAC核的Symbol图 42 图3.23 ARP协议解析应答过程图 42 图3.24 使用UDP协议传输 . 43 图3.25 以太网调试端口参数设置 . 43 图3.26 PC机上以太网传输的数据 . 43 图3.27 以太网发送数据图 . 44 图3.28 以太网接收数据图 . 44 图4.1 模拟器接口板和存储板结构图 .
21、45 图4.2 模拟器正面图 . 46 图4.3 模拟器侧面图 . 46 图4.4 雷达模拟器擦数据工作图 . 46 图4.5 雷达模拟器写数据工作图 . 46 图4.6 Stratix系列FPGA资源图 . 49 图4.7 设计板上电源模块统计图 . 50 图4.8 TPS51100电源模块 . 51 图4.9 信号反射图 . 51 图4.10 端接电阻连接图 . 52 图4.11 FPGA和DDR II SDRAM之间的信号连接图 52 图4.12 PCI总线工作时序图 53 图4.13 PCI总线设备连接图 54 图4.12 PCI9054桥接芯片的EEPROM芯片 . 55 VI 表格索引 表格索引 表2.1 CORDIC算法中的旋转角度和对应的值 16 表2.2 不同象限的正余弦转换公式表 . 18 表2.3 四十路光纤分组 21 表3.1 NCO核中不同算法比较 36 表3.2 RS232串口的管脚列表 38 表4.1 PCI9054桥接芯片管脚列表 55 VII 西安电子科技大学硕士学位论文 VIII
