1、乘积码编码器的应用 作者：史亚维 杨斌 单位：咸阳职业技术学院 二维TPC编码12ccc可如下获得：1)把(12kk)信息比特放入一矩阵中；2)使用行编码器1c对2k行进行编码，产生行校验位，得到2k行、1n列的矩阵；3)使用列编码器2c对1n列进行编码，产生列校验位，得到2n行、1n列的矩阵。以上步骤2)和3)不能同时进行，因此这样的编码过程属串行级联方式。这样得到二维Turbo乘积码的参数为：12nnn，12kkk，12ddd。码率为12RRR，这里iR是码ic的码率，/iiiRkn。为了降低编码器和译码器的复杂度，通常令12cc。2.2Turbo乘积码编码器结构图2所示是Turbo码编码
2、器的结构，Turbo码编码器通过交织器把两个递归系统卷积码并行级联，这两个分量码编码器结构相同，编码器的输出端包括信息位和两个校验位，首先把输入码流kD划分为长度为N的数据信息块，送给每个编码器。第一个编码器产生N比特的校验码流1kY；第二个编码器也处理同样的信息数据，但要经过一个具有固定交织方式的交织器的扰序，也生成N比特的校验码流2kY。Turbo编码器把原始信息数据码流kD和校验码流1kY、2kY一起传送，经过复用器调制后，生成了Turbo码序列X。为了提高码率，校验码流1kY、2kY需要经过删余器，采用删余技术从这两个校验序列中周期地删除一些校验位，形成校验位序列X。 为了实现实时编码
3、，根据编码数据流向为单向性的特点，本设计采用流水线结构。整个编码器分成三部分，第一部分为输入数据缓存，第二部分为编码，第三部分为输出数据缓存。这种设计结构可以使数据接收、数据编码和数据输出三部分流水进行，从而大大提高了编码速率。按照上述的设计结构，对TPC编码器的FPGA设计实现进行模块的划分。原理框图如图3所示。 编码模块的设计 行编码模块和列编码模块基本相同，因此放在一起介绍。行/列编码模块又划分为三个子模块来完成编码功能，其子模块框图如图4所示。从FIFO或者RAM中把要进行编码的串行数据读出，转换成57bits的并行数据，扩展汉明码编码模块对输入的57比特数据进行扩张汉明码编码，加上校
4、验位后为64比特。然后再经过并串转换为串行数据存入缓存中，为下一步编码或编码输出做好准备。其中，串并/并串转换可以通过移位寄存器来实现，按照相应的时钟节拍，每输入一位数据进行相应的移位。串并转换实现的Verilog代码为：par_data=ser_data,par_data56:1;并串转换实现的Verilog代码为：par_data62:0=par_data63:1;ser_data=par_data0;扩展汉明码编码模块把并串转换后57位宽的并行数据，按照扩展汉明码的编码规则，在高位添加7个校验比特，输出数据位64位宽的并行数据，每一组数据代表一个扩展汉明码组。按照扩展汉明码的编码规则，其
5、核心部分的Verilog代码如下所示：assigndata_out63=(data_out62:57)(din_r);assigndata_out62=din_r56din_r55din_r54din_r52din_r50din_r48din_r47din_r46din_r44din_r42din_r40din_r38din_r36din_r34din_r32din_r30din_r28din_r26din_r24din_r22din_r20din_r18din_r16din_r14din_r12din_r10din_r8din_r6din_r4din_r2din_r0;assigndata_
6、out61=din_r56din_r55din_r53din_r52din_r49din_r48din_r45din_r44din_r41din_r40din_r37din_r36din_r33din_r32din_r31din_r29din_r28din_r25din_r24din_r21din_r20din_r17din_r16din_r13din_r12din_r9din_r8din_r5din_r4din_r1din_r0;assigndata_out60=din_r56(din_r51:47)(din_r43:40)(din_r35:31)(din_r27:24)(din_r19:1
7、6)(din_r11:8)(din_r3:0);assigndata_out59=(din_r54:48)(din_r39:32)(din_r23:16)(din_r7:0);assigndata_out58=(din_r46:32)(din_r15:0);assigndata_out57=(din_r30:0);assigndata_out56:0=din_r56:0;其中，data_out63为所有前63位的奇偶校验，data_out62:57为汉明码校验，data_out56:0为原始数据。 交织RAM模块的设计 在编码过程中要先进行行编码再进行列编码，中间必须进过行列的交织。本项目中行
8、列交织采用双端口RAM实现，行列交织时存在RAM地址的跳变，在设计时采用两个计数器实现，设两个计数器分别为i5:0、j5:0，则可按照以下公式计算跳变的列地址：Addr_coli64j不难发现，64=26，由于其特殊性，公式的乘法实现也相对比较简单，用Verilog语言可以描述为：assignaddr_col=i5:0,j5:0;使用这样的方法就很好地解决了编码过程中的行列交织问题，亦即先进行行编码再进行列编码的问题。 本文采用可编程逻辑器件FPGA实现了一种先进的前向纠错编码Turbo乘积码的编码，使用Verilog硬件描述语言完成了编码器的设计工作，在XilinxFPGA芯片上完成了编码器的硬件验证，从实验结果可看出设计的编码器满足预期指标要求。第 4 页 共 4 页
