1、6.1 时序逻辑电路的分析,6.1.1 时序逻辑电路的分析步骤6.1.2 寄存器、移位寄存器6.1.3 同步计数器6.1.4 异步计数器,6.1.1时序逻辑电路的分析步骤,1. 根据给定的时序逻辑电路，写出存储电路（如触发器）的驱动方程（输入信号的逻辑表达式）。,2. 写出存储电路的状态转移方程，并根据输出电路，写出输出函数表达式。,3. 由状态转移方程和输出函数表达式，列出状态转移表，或画出状态转移图。,4. 画工作波形图（时序图）。,5. 归纳时序逻辑电路的逻辑功能。,1J,1K,1,Q1,C1,&,1J,1K,2,Q2,C1,&,1J,1K,3,Q3,C1,&,图6-1-1 例6-1逻辑
2、图,CP,Z,例6-1分析如图6-2-1所示的同步时序逻辑电路。,解(1) 写出各级触发器的驱动方程（激励函数）,(2) 根据驱动方程和触发器特征方程，写出各级触发器的状态转移方程；写出输出表达式。,状态转移方程：,输出方程：,各触发器在驱动方程和时钟的驱动下的状态转移情况，就是电路的状态转移情况，分析时序电路的逻辑功能，就是要从电路的状态转移情况中找出变化的规律，进行归纳和总结。,(3) 列写状态转移表，画出状态转移图,(4) 画工作波形图,1D,4,Q4,C1,1D,Q,Q,C1,D1,存数指令,图6-1-4 1位数寄存单元,D4,图6-1-5 4位数码寄存器,1D,1,Q1,C1,D1,
3、1D,2,Q2,C1,D2,1D,3,Q3,C1,D3,CP,数码寄存器,数码寄存器是能够存放二进制数码的电路。由于触发器具有记忆功能，因此可以作为数码寄存器电路。,图6-1-4和图6-1-5分别为由D触发器构成的1位和4位数码寄存器。,6.1.2寄存器、移位寄存器,图6-1-6 左移移位寄存器,1D,4,Q4,C1,1D,3,Q3,C1,1D,2,Q2,C1,1D,1,Q1,C1,vI,移存脉冲CP,移位寄存器,具有移位（左移、右移、双向）功能的寄存器。,在移存脉冲的作用下，第i-1级触发器的状态存入到第i级触发器，实现了数码向左逐位移存。,1D,4,C1,&,1,1D,3,C1,&,1,1
4、D,2,C1,&,1,1D,1,Q4,Q3,Q2,Q1,C1,&,1,移存脉冲CP,右移输入A,控制M,左移输入B,图6-1-7 双向移位寄存器,M=0：左移；M=1：右移,(1) 实现数码串并行转换,a. 串行转换成并行,所谓五单位信息，是由位二进制数码组成一个信息的代码。电路中的移存脉冲与代码的码元同步，并行读出脉冲必须在经过个移存脉冲后出现，并且与移存脉冲出现的时间互相错开。,假设串行输入五单位数码为（10011）（左边先入）。在移存脉冲作用下，位移位寄存器的状态变化情况如下：,b. 并行转换成串行,表6-1-3 五单位数码并行转换成串行的状态转移情况,清零取样（并入）串出取样（并入）串
5、出 ,0,0,0,1,Q1,Q2,Q3,Q4,Q5,图6-1-11 并串转换波形举例,1,2,3,4,5,6,7,8,9,10,D11,D12,D13,D14,D15,1,0,0,1,1,1,1,0,1,1,CP,并行取样,RD,0,1,0,1,(2) 移位寄存器用于脉冲节拍延迟,当移位寄存器串行输入、串行输出时，输出信号比输入信号延迟了n个移存脉冲周期，起到了节拍延迟的作用。延迟时间为,(4) 移位寄存器实现乘法或除法运算。,其中TCP为移存脉冲的周期，n为移存器的位数。,(3) 移位寄存器还可构成计数分频电路、序列信号发生器等。,集成移位寄存器,例6-2分析图6-1-13所示4位右移移位寄
6、存器电路。,解根据D触发器的状态方程和激励函数，可以写出：,表6-1-4 图6-2-13所示电路功能表,J,K,D0,D1,D2,D3,SH/LD,CP,CR,Q3,Q3,Q2,Q1,Q0,2,3D,2,3D,1,3K,1,3J,C3/1 ,M2LOAD,M1SHIFT,R,SRG4,图6-1-14 CT54S195/74S195逻辑符号,J,D0,D1,D2,D3,CP,SH/LD,CR,K,Q3,Q3,Q2,Q1,Q0,SRG4,图6-1-15 7位串行并行转换器,Q3,Q2,Q1,Q0,J,D0,D1,D2,D3,CP,SH/LD,CR,K,Q3,Q3,Q2,Q1,Q0,SRG4,Q6,
7、Q5,Q4,串行输入DI,0,1,CP,CR,并行输出,(1) 串行并行转换,Q7,演 示,J,D0,D1,D2,D3,CP,SH/LD,CR,K,Q3,Q3,Q2,Q1,Q0,SRG4,图6-1-16 7位并行串行转换器,J,D0,D1,D2,D3,CP,SH/LD,CR,K,Q3,Q3,Q2,Q1,Q0,SRG4,0,CP,CR,串行输出,&,1,&,G1,G2,启动,DI0,DI1,DI2,DI3,DI4,DI5,DI6,(2) 并行串行转换,A,演 示,表6-1-5 CT54194/CT74194 功能表,集成4位双向移位寄存器 CT54194/CT74194,DSL为左移串行数据输入
8、端；DSR为右移串行数据输入端； M1、 M0为工作方式控制端。,概念：对时钟脉冲的个数进行计数。,原理：触发器具有记忆功能，存储位二进制数。,应用：定时、分频和执行数字运算等。,分类：,根据计数脉冲引入的方式分为：同步和异步计数器；,根据计数过程中数字的增减趋势分为：加法、减法和可逆计数器；,根据计数器计数模值（数制）不同分为：二进制和非二进制计数器。,同步计数器是将计数脉冲同时引入到各级触发器，当输入计数脉冲触发时，各级触发器的状态同时发生转移。,6.1.3同步计数器,1,Q1,C1,1J,1K,2,Q2,C1,R,&,1J,1K,3,Q3,C1,&,R,&,1J,1K,4,Q4,C1,&
9、,R,1J,1K,R,&,Z,CP,RD,图6-1-17 同步二进制加法计数器,同步二进制计数器,根据各触发器的输入激励和特征方程，写出状态转移方程和输出方程：,表6-1-6 4位二进制加法计数器状态转移表,由状态转移表可以看出：每输入16个计数脉冲，计数器状态循环一次，输出端输出一个脉冲（模16计数器）；计数器完成的是加法（递增）计数功能，Z为计数器的进位输出信号。,由状态转移表还可看出：最低位触发器每输入一个脉冲翻转一次；其它各触发器都是在所有低位触发器状态全为1时，在下一个时钟脉冲的触发沿到来时状态改变一次。,CP,M,1J,1K,1,Q1,Q1,C1,1J,1K,2,Q2,Q2,C1,
10、1J,1K,3,Q3,Q3,C1,图6-1-18 3位同步二进制加/减计数器,若M=1，进行加法计数；若M=0，进行减法计数。,1,Q1,C1,1J,1K,2,Q2,C1,R,&,1J,1K,3,Q3,C1,&,R,&,1J,1K,4,Q4,C1,R,1J,1K,R,&,Z,CP,RD,图6-1-19 同步二十进制加法计数器,&,Q4,同步二十进制计数器,输出方程：,表6-1-7 同步二十进制加法计数器状态转移表,0000,/0,/0,/0,/0,/0,/0,/0,/1,Q4Q3Q2Q1,/Z,图6-1-20 同步二十进制加法计数器状态转移图,/0,0100,/0,1011,1101,1010
11、,1100,1110,1111,/0,/1,/0,/1,/1,/0,有效状态,偏离状态,若计数器受到某种干扰，错误地进入到偏离状态后，计数器在时钟脉冲的驱动下能够自动回到有效状态的特性，称为具有自启动特性。,根据状态转移表作状态转移图。,CP,Q1,Q2,Q3,Q4,Z,图6-1-21 同步二十进制加法计数器工作波形,图6-1-22 循环长度（模）为m的计数器通用符号,10,由图可知：输出信号Z是十进制计数器的进位信号，而输出信号的周期为计数脉冲CP周期的10倍，因此输出信号也可以视为计数脉冲CP的十分频信号。模10（十进制）计数器也可看作是十分频器。,根据状态转移表（图）或状态转移方程作工作
12、波形图。,表6-1-9 CT54161/CT74161(CT54160/CT74160)功能表,集成同步计数器,(1) CT54161/CT74161(CT54160/CT74160),由表可见，该计数器具有：异步清零、同步置数、同步计数、保持功能。,逻辑图,CTRDIV16,CT=0,M1,M2,G3,G4,C5/2,3,4+,3CT=15,D0,Q0,LD,CP,CR,CTT,CTP,CO,1,5D,1,2,4,8,图6-1-24 CT54/74161逻辑符号,CT54161/CT74161(CT54160/CT74160)具有异步清零的功能，具有同步清零功能的计数器有：4位二进制同步计数
13、器CT54163/CT74163、 CT54S163/CT74S163等。,Q1,Q2,Q3,D1,D2,D3,表6-1-10 同步加/减计数器(双时钟)功能表,(2) 双时钟加/减计数器CT54193/CT74193,保 持,1,1,减法计数,1,0,1,加法计数,0,0,1,d3,d2,d1,d0,d3,d2,d1,d0,0,Q3,Q2,Q1,Q0,D3,D2,D1,D0,CP,U/D,CT,LD,输 出,输 入,表6-1-11 同步加/减计数器功能表,(3) 4位二进制同步加/减计数器,CTRDIV16CT54/74161,Q0 Q1 Q2 Q3,LD,CTP,图6-1-25 CT54/
14、74161构成12位二进制加法计数器,CO,CTT,CP,1,2,4,8,CTRDIV16CT54/74161,Q4 Q5 Q6 Q7,LD,CTP,CO,CTT,CP,1,2,4,8,CTRDIV16CT54/74161,Q8 Q9 Q10 Q11,LD,CTP,CO,CTT,CP,1,2,4,8,CP,(4) 集成计数器功能扩展,对于某一片计数器，只有当所有的低位片都计满（状态循环一周）并输出为1时，才计入一个计数脉冲。,异步计数器中的各级触发器的时钟脉冲，不一定都是计数输入脉冲，各级触发器的状态转移不是在同一时钟作用下同时发生的。所以，在分析异步计数器时，必须注意各级触发器的时钟信号。,
15、6.1.4异步计数器,解确定各级触发器的输入激励和时钟信号，写出状态转移方程。,根据状态转移方程列状态转移表。,表6-1-12 4位二进制异步计数器状态转移表,特点：最低位触发器，来一个脉冲翻转一次；其他触发器在所有相邻低位触发器由1变0时，翻转一次。,异步计数器的工作特点：,电路结构简单；,以4位二进制异步计数器为例，当各级触发器状态处于1111时，在下一个计数脉冲的作用下，各级触发器状态依次由1变0。在这个过程中，计数器状态由1111变为0000所需要的时间为4倍的触发器延迟时间，这就要求在这段时间内不能出现下一个时钟脉冲，否则将使计数器状态出现混乱。因此，异步计数器对计数脉冲的频率有严格
16、的要求。,工作速度慢。随着位数的增加，计数器从受时钟触发到稳定状态的建立，时延也大大增加。,图6-1-27 例6-4逻辑电路,例6-4分析图6-1-27所示的异步计数器电路。,解根据电路写出各级触发器的激励方程及时钟信号。,根据激励方程写出各级触发器的状态转移方程：,根据状态转移方程作状态转移表和工作波形图：,经分析可知：该计数器电路有个有效序列产生循环，偏离态能自动转移到有效序列中，故该电路是一个具有自启动特性的模异步计数器。,根据状态转移表作状态转移图。,异步计数器的分析与同步计数器分析的方法、步骤是相同的，只是由于异步计数器各级触发器的时钟不同，在作状态转移方程和状态转移表时，必须考虑各
17、级触发器的触发信号，因此，比同步计数器的分析略为复杂。,图6-1-30 十进制异步计数器,S,Q,T,(11)CP1,(13)R0B,1J,Q,C1,R,&,R,Q,T,&,R,1J,Q,C1,&,R,1K,S,FF0,FF1,FF2,FF3,(12)R0A,(10)CP0,(1)S9A,(3)S9B,Q0(9),Q1(5),Q2(4),Q3(8),集成异步计数器,(1) 十进制异步计数器CT54LS290/CT74LS290,CP0作用于触发器FF0，完成二分频；CP1作用于触发器FF1、 FF2、 FF3构成的五分频计数器。,表6-1-14 CT54LS290功能表,表6-1-17 CT5
18、4196功能表,(2) CT54196/CT74196,时序逻辑电路分析的基本思路,逻辑功能,逻辑电路,1D,R,C1,&,1,&,&,1D,R,C1,1D,R,C1,Q3 (12),Q3 (11),1D,R,C1,&,1,&,&,1,&,&,1,&,(2) J,(3) K,(4) D0,(5) D1,(6) D2,(7) D3,(9) SH/LD,(10) CP,(1) CR,Q2 (13),Q1 (14),Q0 (15),图6-1-134位移位寄存器逻辑图,返回,&,1J,1K,Q0(14),C1,&,R,&,1J,1K,C1,&,R,&,&,1J,1K,C1,&,R,&,&,1J,1K,
19、C1,&,R,&,&,&,1,1,Q1(13),Q2(12),Q3(11),CO(15),(9)LD,(3) D0,(4) D1,(2) CP,(5) D2,(6) D3,(1) CR,(7) CTP,(10) CTT,图6-1-23 4位二进制同步计数器（CT54161/CT74161）,返回,6.2 时序逻辑电路的设计,6.2.1同步时序逻辑电路设计的一般步骤6.2.2采用小规模集成器件设计同步计数器6.2.3采用小规模集成器件设计异步计数器6.2.4采用中规模集成器件实现任意模值计数（分频）器,6.2.4 采用中规模集成器件实现任意模值计数(分频)器,应用N进制中规模集成器件实现任意模值
20、M(MN)计数分频器时，主要是从N进制计数器的状态转移表中跳跃(NM)个状态，从而得到M个状态转移的M计数分频器。,利用清除端复位法当中规模N进制计数器从S0状态开始计数时，计数脉冲输入M个脉冲后， N进制计数器处于SM状态。如果利用SM状态产生一个清除信号，加到清除端，使计数器返回到S0状态，这样就跳跃了(NM)个状态，从而实现模值为M的计数分频。,例6-9 利用位二进制同步计数器实现模10计数分频。,解模10计数分频要求在输入10个脉冲后返回到0000，且输出一个脉冲。位二进制同步计数器共有16个状态，因此需要在计数器的基础上增加判别和清零信号产生电路。当电路状态为1010时，产生清零信号
21、，使得计数器清零，回到0000状态。,当第10个脉冲上升沿输入后，计数器状态为1010，vO1=0，使得触发器Q端为0，从而将计数器清零。当计数脉冲下降沿到达后，Q端变为1，清零信号被撤除，且Z端输出一个脉冲。,CP,Q0,Q1,Q2,Q3,vO1,图6-2-21 例6-9时序图,10,9,8,7,6,5,4,3,2,1,CR(Q),电路的工作时序：,思考：为什么不用vO1直接加到计数器清零端，而要采用触发器作为清零信号产生电路？,思考题解答：将vO1直接加到计数器清零端是可以实现清零的。但是如果集成器件各触发器在翻转过程中，由于速度不等，就可能不能使全部触发器置0。采用触发器后，Q端输出的清
22、零信号宽度和计数脉冲CP=1的持续时间相同，可确保计数器可靠清零。,清除端复位法归纳：这种方法比较简单，复位信号的产生电路是一种固定的结构形式。只需将计数模值M的二进制代码中1的输出连接至判别电路的输入端，即可实现模值为M的计数分频。这种方法对于分频比要求较大的情况下，应用更加方便。,思考：若计数器为同步清零，该如何处理？,演 示,CTRDIV10CT54/74160,LD,CTP,图6-2-22 采用3片CT54/74160同步二-十进制计数器构成853计数分频电路,CO,CTT,+CP,8,4,2,1,CTRDIV10CT54/74160,LD,CTP,CO,CTT,8,4,2,1,CTR
23、DIV10CT54/74160,LD,CTP,CO,CTT,8,4,2,1,CP,+CP,+CP,G3,G2,G1,Q,853,利用置入控制端的置位法利用中规模集成器件的置入控制端，以置入某一固定二进制数值的方法，从而使N进制计数跳跃(NM)个状态，实现模值为M的计数分频。,例6-10 应用位二进制同步计数器CT54161，实现模10计数分频。,解CT54161共有16个状态，因此要跳跃(16-10)=6个状态。若以计数器满值输出CO作为置入控制信号，由于该计数器为同步置数，所以数据输入端D3D0应接数据为0110(6)。,状态转移情况：,归纳：该置位预置方法中的电路结构是一种固定结构。如果需
24、要改变模值M，只要改变置数输入端D3D0的输入数据为(2n-M)的二进制代码。该种方法的计数顺序不是从0000开始的，所跳跃的状态是从0000开始跳跃的。,演 示,例6-11应用位二进制同步计数器CT54161，实现模12计数分频，要求计数器从0000开始计数。,解1根据要求，置入控制信号应由全0判别电路产生。,结论：置入端输入的数据应为(2n-M+1)的二进制代码。,CTRDIV16CT54/74161,CTP,CTT,+CP,Q3,Q2,Q1,Q0,1,CP,D3,D2,D1,D0,1,图6-2-25 例6-11电路结构之二,8,4,2,1,0,1,1,CO,12,解2采用图6-2-25所
25、示电路结构，在Q3Q0输出端可得到方波信号。,CTRDIV16CT54/74161,LD,CTP,CTT,+CP,1,CP,D3,D2,D1,D0,图6-2-26 利用CT54161/74161实现 模6的计数分频,8,4,2,1,1,1,0,CO,6,(a),表6-2-15 图6-2-26所示电路状态转移表,其他置位方案：（一）,图6-2-26 利用CT54161/74161实现 模10的计数分频,CTRDIV16CT54/74161,LD,CTP,CTT,+CP,1,CP,D3,D2,D1,D0,8,4,2,1,1,0,0,CO,10,表6-2-15 图6-2-26所示电路状态转移表,其他
26、置位方案：（二）,图6-2-26 利用CT54161/74161实现 模12的计数分频,CTRDIV16CT54/74161,LD,CTP,CTT,+CP,1,CP,D3,D2,D1,D0,8,4,2,1,1,0,CO,12,表6-2-15 图6-2-26所示电路状态转移表,其他置位方案：（三）,用集成移位寄存器实现任意模值M的计数分频移位寄存器的状态转移是按移存规律进行的，因此构成任意模值计数分频器的状态转移必然符合移存规律，一般称为移存型计数器。常用移存型计数器有环形计数器和扭环计数器。,(1) 环形计数器的构成：,J,D0,D1,D2,D3,C,Q3,Q3,Q2,Q1,Q0,SRG4CT
27、54/74195,移位寄存器构成扭环计数器,1,CP,1,0,1,1,启动,(2) 扭环计数器的构成：,J,D0,D1,D2,D3,C,Q3,Q3,Q2,Q1,Q0,SRG4CT54/74195,图6-2-28 移位寄存器构成模12计数器,CP,1,0,例6-12用4位移位寄存器CT54195，实现模12同步计数。,解电路构成如图6-3-28,表6-2-19 不同模值输入数据,如果构成其余不同模值时，只需改变并行输入数据即可，其他结构不变。,J,D0,D1,D2,D3,C,Q3,Q3,Q2,Q1,Q0,SRG4CT54/74195,图6-2-29 程序计数分频器,CP,0,J,D0,D1,D2
28、,D3,C,Q3,Q3,Q2,Q1,Q0,SRG4CT54/74195,BIN/OCT,7,6,5,4,3,2,1,0,2,1,0,C,B,A,CR,输出,输出,CP,1,2,3,4,5,6,7,8,应用移位寄存器和译码器可以构成程序计数分频器，其分频比由译码器输入信号决定。,返回,6.3 序列信号发生器,6.3.1设计给定序列信号的产生电路6.3.2根据序列循环长度M的要求设计发 生器电路,6.3.1设计给定序列信号的产生电路,序列信号：在每个循环周期中，1和0数码按一定的规则顺序排列的一种串行周期性信号。,移存型序列信号发生器,序列信号发生器：产生序列信号的电路。,基本思路：采用移位寄存器
29、作为主要存储部件。将给定长度为M的序列信号，按移存规律组成M个状态组合，完成状态转移，然后求出移位寄存器的串行输入激励函数，即构成该序列信号的产生电路。,主要应用：作为数字系统的同步信号，或作为地址码等。,例6-13设计产生序列信号11000、11000的发生器电路。,解依题意，序列的循环长度为M=5，因此确定移位寄存器的位数为n=3，依次取3位序列码元，构成5个状态的循环。,由于状态转移符合移存规律，因此只需设计第级的激励信号。通常采用D触发器构成移位寄存器，由卡诺图得：,110,011,100,001,000,010,101,111,有效状态,图6-3-2 例6-13状态转移图,检查自启动
30、特性。根据激励方程和移存规律，求得偏离态的状态转移，得到状态转移图。由状态转移图可见，该发生器电路具有自启动特性。,必须指出，根据给定的序列信号列状态转移表时，可能出现同一状态的下一状态发生两种不同的转移情况，在没有外加控制信号的条件下，是无法实现的。只有通过增加位数n直至得到M个独立状态构成循环为止。增加的位数越多，偏离态也越多，电路越不节省，工作越不可靠。,计数型序列信号发生器,基本思路：在同步计数器的基础上增加输出组合电路。,例6-14设计产生序列1111000100、1111000100、的计数型序列信号发生器电路。,由于给定序列长度为M=10，因此选用一个模10同步计数器如CT541
31、60。令其状态转移过程中，每一状态稳定时，输出符合给定序列要求的信号，得出真值表。,经卡诺图化简得到输出表达式。,根据输出方程得到逻辑电路。,注意：采用中规模器件设计电路时，必须给器件的所有控制端提供必要的信号，使之能够正常工作，如图中的CTP等。,对于计数型序列信号发生器电路，在同一计数器基础上，加上不同的输出电路，可以得到循环长度相同的多组序列信号输出，但是由于输出是组合电路，因此在输出的序列中有可能产生“冒险”的毛刺。,6.3.2 根据序列循环长度M 的要求设计发生器电路,最长线性序列信号（M=2n-1长度的序列）发生器,基本思路：在n位移位寄存器的基础上，加上异或反馈电路构成。,当ci
32、=1时，表示第i级触发器输出参与反馈，否则不参与反馈。例如，c4=1，c3=1，其余为0，则,当初始状态为1111时，在时钟CP作用下，Q4端输出序列为111100010011010，循环长度为24-1=15。,表6-3-3 最长线性序列反馈函数,对于n位移位寄存器产生2n-1长度的最长线性序列的反馈函数，可查表得到参与反馈的触发器的号码（f）。,注意：最长线性序列信号发生器一共有2n-1个有效状态，全0状态是偏离态。且由于反馈网络是异或结构，当各级触发器处于0态时，输出f =0，故不具备自启动特性。修改D1的激励函数，使之能够自启动的一般形式为：,例如图6-3-7电路中，修改激励为：,则可得
33、到具有自启动特性的循环长度为15的序列信号发生器，其电路图如图6-3-8所示。,1D,1,Q1,C1,S,1D,2,Q2,C1,S,1D,3,C1,CP,图6-3-8 具有自启动特性M=15的序列信号发生器,S,S,1D,4,C1,S,Q3,Q4,SD,Q1,Q2,Q3,Q4,15,9,7,3,11,6,13,10,5,14,12,8,1,2,4,0,1111,1110,1100,1000,0000,0001,0010,0100,1001,0011,0110,1101,1010,0101,1011,0111,图6-3-9 M=15状态转移图,具有自启动特性M=15的序列信号发生器状态转移图。,
34、Q4Q3Q2Q1,M2n-1任意长度的序列信号发生器,基本思路：在2n-1最长线性序列信号发生器的基础上，修改其第级的激励函数。,(1) 循环长度M=2n的序列信号发生器,在循环长度为2n-1最长线性序列中，全0状态为偏离态，现要求M=2n，只需将全0状态插入到有效序列中成为有效状态即可。根据移存规律，全0状态的前一状态必定是1000；下一状态为0001；其余状态转移按正常线性反馈进行。因此，可以将2n-1的反馈函数改为,(2) 循环长度M2n-1的序列信号发生器,必须在2n-1个有效状态中跳过(2n-1)-M个状态，形成M个有效状态，且符合移存规律。例如要求M=10，则如图6-3-9中虚线所
35、示，从状态(0011)跳过5个状态，转移到状态(0111)，这样既跳过了5个状态，又符合移存规律。,因此，初始状态为1111时，由Q4输出的M=10的序列应从2n-1的线性序列11 110001 0011 010中扣除掉5个码元“01011”，成为11000100 11序列输出。显然，“0011”为起跳状态，黄颜色的数码为扣除掉的码元。,找到起跳状态以后，即可修改反馈函数来设计电路：,增加自启动功能后，反馈函数为：,寻找起跳状态的常用方法：,根据M长度的要求，确定位数n，查表得到反馈函数f，从而得到2n-1长度的线性序列；将序列向左移(2n-1-M)位，得到序列；将序列、进行异或运算，得到序列
36、；在序列中找到1000(n-1个连0)的码组，其对应位置序列中的n位码就是起跳状态。,例6-15设计M=10的序列信号发生器。,解第一步确定移位寄存器的位数n。M=10，则n=4。,第二步查表得反馈函数。,第三步寻找起跳状态。,可见，起跳状态为0011。,第四步修改反馈函数，并使之具有自启动特性。,1D,1,Q1,C1,S,1D,2,Q2,C1,S,1D,3,C1,CP,图6-3-10 例6-15逻辑图,S,S,1D,4,C1,S,Q3,Q4,SD,Q1,Q2,Q3,Q4,根据反馈函数画电路图。,15,14,12,8,1,7,3,9,4,2,11,5,10,13,6,0,图6-3-11 例6-
37、15状态转移图,由状态转移图可见，循环长度为M的序列信号发生器，实质上也是一个模值为M的移存型计数器。,注意：由于时序逻辑电路通常包括组合电路和存储电路两部分，所以时序逻辑电路也存在竞争冒险现象。一方面是组合电路逻辑冒险产生的尖峰脉冲。另一方面是如果触发器的激励和时钟脉冲同时改变时，而时间上配合不当，也会导致触发器误动作。一般情况下，存储电路的竞争冒险现象仅存在于异步时序电路中。,7.1 多谐振荡器,7.2 单稳态触发器,7.3 施密特触发器,退出,第7章 脉冲信号的产生与整形,7.1 多谐振荡器,7.1.1 由门电路构成的多谐振荡器,7.1.2 由555定时器构成的多谐振荡器,7.1.3 多
38、谐振荡器的应用,退出,7.1.1 由门电路构成的多谐振荡器,能产生矩形脉冲的自激振荡电路叫做多谐振荡器。,1、RC环形多谐振荡器,在t1时刻，ui1（uo）由0变为1，于是uo1（ui2）由1变为0，uo2由0变为1。由于电容电压不能跃变，故ui3必定跟随ui2发生负跳变。这个低电平保持uo为1，以维持已进入的这个暂稳态。在这个暂稳态期间，uo2（高电平）通过电阻R对电容C充电，使ui3逐渐上升。在t2时刻，ui3上升到门电路的阈值电压UT，使uo（ui1）由1变为0，uo1（ui2）由0变为1，uo2由1变为0。同样由于电容电压不能跃变，故ui3跟随ui2发生正跳变。这个高电平保持uo为0。
39、至此，第一个暂稳态结束，电路进入第二个暂稳态。,第一暂稳态及其自动翻转的工作过程,第二暂稳态及其自动翻转的工作过程,在t2时刻，uo2变为低电平，电容C开始通过电阻R放电。随着放电的进行，ui3逐渐下降。在t3时刻，ui3下降到UT，使uo（ui1）又由0变为1，第二个暂稳态结束，电路返回到第一个暂稳态，又开始重复前面的过程。,2、CMOS多谐振荡器,在t1时刻， uo由0变为1，由于电容电压不能跃变，故ui1必定跟随uo发生正跳变，于是ui2（uo1）由1变为0。这个低电平保持uo为1，以维持已进入的这个暂稳态。在这个暂稳态期间，电容C通过电阻R放电，使ui1逐渐下降。在t2时刻，ui1上升
40、到门电路的开启电压UT，使uo1（ui2）由0变为1，uo由1变为0。同样由于电容电压不能跃变，故ui1跟随uo发生负跳变，于是ui2（uo1）由0变为1。这个高电平保持uo为0。至此，第一个暂稳态结束，电路进入第二个暂稳态。,第一暂稳态及其自动翻转的工作过程,第二暂稳态及其自动翻转的工作过程,在t2时刻，uo1变为高电平，这个高电平通过电阻R对电容C充电。随着放电的进行，ui1逐渐上升。在t3时刻，ui1上升到UT，使uo（ui1）又由0变为1，第二个暂稳态结束，电路返回到第一个暂稳态，又开始重复前面的过程。,3、石英晶体多谐振荡器,电阻R1、R2的作用是保证两个反相器在静态时都能工作在线性
41、放大区。对TTL反相器，常取R1R2R0.7 k2k，而对于CMOS门，则常取R1R2R10k100k；C1C2C是耦合电容，它们的容抗在石英晶体谐振频率f0时可以忽略不计；石英晶体构成选频环节。,振荡频率等于石英晶体的谐振频率f0。,7.1.2 由555定时器构成的多谐振荡器,1、555定时器,低电平触发端,高电平触发端,电压控制端,复位端低电平有效,放电端,7.516V,0,0,1,2VCC/3,VCC/3,0,0,0,1,1,2VCC/3,VCC/3,1,0,0,1,1,1,1,0,2VCC/3,VCC/3,1,1,1,0,0,2、由555定时器构成的多谐振荡器,接通VCC后，VCC经R
42、1和R2对C充电。当uc上升到2VCC/3时，uo=0，T导通，C通过R2和T放电，uc下降。当uc下降到VCC/3时，uo又由0变为1，T截止，VCC又经R1和R2对C充电。如此重复上述过程，在输出端uo产生了连续的矩形脉冲。,7.1.3 多谐振荡器的应用,秒信号发生器,多谐振荡器,分频电路,模拟声响电路,将振荡器的输出电压uo1，接到振荡器中555定时器的复位端（4脚），当uo1为高电平时振荡器振荡，为低电平时555定时器复位，振荡器停止震荡。,本节小结,多谐振荡器是一种自激振荡电路，不需要外加输入信号，就可以自动地产生出矩形脉冲。,多谐振荡器可以由门电路构成，也可以由555定时器构成。由门电路构成的多谐振荡器和基本RS触发器在结构上极为相似，只是用于反馈的耦合网络不同。RS触发器具有两个稳态，多谐振荡器没有稳态，所以又称为无稳电路。在多谐振荡器中，由一个暂稳态过渡到另一个暂稳态，其“触发”信号是由电路内部电容充（放）电提供的，因此无需外加触发脉冲。多谐振荡器的振荡周期与电路的阻容元件有关。,
