1、逻辑分析仪报告一、任务设计并制作一个 8 路数字信号发生器与逻辑分析仪，其结构框图如图 1 所示： 数字信号发生器.Q 0Q 1Q 7信号输入电路触发电平调节采样电路触发电路控制电路起停控制电路R A M逻辑状态与波形显示触发方式选择触发信号输入时钟跳接线二、要求1、基本要求（1）制作数字信号发生器 能产生 8 路可预置的逻辑信号序列，并能够重复输出，输出信号电平在1V5V 范围内可调节，输入时钟频率范围 100Hz5MHz。逻辑信号序列示例如图 2，3 所示。 C l o c kQ 0Q 1Q 2Q 3Q 4Q 5Q 6Q 7C l o c kfff / 2f / 4f / 8f / 1 6
2、f / 3 2f / 6 4f / 1 2 8Q 0Q 1Q 2Q 3Q 4Q 5Q 6Q 7图 2 分频信号图 3 重复输出循环移位逻辑序列 0 1 0 0 0 0 1 1（2）制作逻辑分析仪 a具有采集8路逻辑信号的功能，支持定时分析和状态分析,最大定时取样速率5MHz，采样时钟周期最小步进为200ns，最大状态时钟速率500KHz。b支持边沿触发（上升沿和下降沿），单级触发字。在信号满足触发条件时，能对被测信号进行采集、存储。c 输入电路的输入阻抗大于50k，其逻辑信号门限电压设置范围1V5V（10mV 增量）。d能清晰稳定地显示所采集到的 8 路信号波形，并显示触发点位置。 e每通道的
3、存储深度为 500bit。 2、发挥部分（1）最大定时取样速率 10MHz，采样时钟周期最小步进为 100ns。（2）能显示可移动的时间标志线，并显示时间标志线所对应时刻的输入信号的逻辑状态。 （3）支持脉冲宽度触发（, ，脉冲包括正脉冲和负脉冲，最小脉冲宽度为 5s）。（4）触发位置可设置为开始，中间，结束或用户定义。 （5）可测量两条可移动时间标志线之间的时间间隔。（6）其它（如增加存储深度后分页显示等） 。 三、评分标准项目 满分设计与总结报告：方案比较、设计与论证，理论分析与计算，电路图及有关设计文件，测试方法与仪器，测试数据及测试结果分析。50基本要求实际完成情况 50完成第(1)项 5完成第(2)项 10完成第(3)项 15完成第(4)项 8完成第(5)项 7发挥部分其他 5四、说明1、系统结构框图中的跳接线必须采取可灵活改变的接插方式。 2、数字信号发生器输入时钟可由函数信号发生器提供。
