1、第四讲 DDS技术及应用,3.1 基于FPGA正弦信号发生器 3.2 DDS技术及应用,3.1基于FPGA正弦信号发生器,采用计数的方法产生地址信号，波形存储器根据地址信号将数据读出，然后经过D/A转换和滤波器将数字量转换为模拟信号；而且还可以通过改变计数器的参数，改变地址信号，实现频率连续可调。,3.2直接数字频率合成（DDS）技术及应用,一、频率合成的概念 所谓频率合成，就是将一个具有低相噪，高精度和高稳定度等综合指标高的参考频率经过混频、倍频或分频等电路对其进行加、减、乘、除等运算，从而产生大量具有同样精度与稳定度的频率 。,二、直接数字频率合成（DDS）技术 1、概述 利用数字方式累加
2、相位，再以相位之和作为地址来查询正弦函数表得到正弦波幅度的离散数字序列，最后经D/A变换得到模拟正弦波输出。在系统时钟一定的情况下，输出频率决定于频率寄存器中的频率字。而累加器的字长决定分辨率。,基于这样的结构DDS频率合成器具有以下优点： (1)频率分辨率高，输出频点多，可达2N个频点(N为DDS相位累加器的字长)； (2)频率切换速度快，可达us量级； (3)频率切换时相位连续； (4)可以输出宽带正交信号； (5)输出相位噪声低，对参考频率源的相位噪声有改善作用； (6)可以产生任意波形； (7)全数字化实现，便于集成，体积小，重量轻。 因此在短短的二十年里DDS技术得到了飞速的发展和应
3、用。,三、DDS频率合成的原理与结构 DDS一般由相位累加器、波形存储器、数模转换器及低通滤波器组成，其基本原理就是将波形数据先存储起来，然后在频率控制字K的作用下，通过相位累加器从存储器中读出波形数据，最后经过数模转换和低通滤波后输出频率合成。这种频率合成方法可以获得高精度频率和相位分辨率、快速频率转换时间和低相位噪声的频率信号，而且结构简单集成度高。,1、 DDS的基本原理 直接数字频率合成技术是从相位概念出发，直接对参考正弦信号进行抽样，得到不同的相位，通过数字计算技术产生对应的电压幅度，最后滤波平滑输出所需频率。 单位圆表示正弦函数S=Rsin(t)，所以正弦信号的相位值和幅度值之间具
4、有一一对应的关系,2、DDS的原理框图 fc为参考时钟频率 fo为输出频率 K为频率控制字，N为相位累加器的字长，m为ROM地址线位数，M为ROM数据线位数，即DAC的位数。,DDS的数学模型可归结为；在每一个时钟周期2兀内，频率控制字K(FrequencyControlWords)与N比特相位累加器累加一次，并同时对2N取模运算，得到的和(以N位二进制数表示)作为相位值，以二进制代码的形式去查询正弦函数表ROM，将相位信息转变成相应的数字量化正弦幅度值，ROM输出的数字正弦波序列再经数模转换器转变为阶梯模拟信号，最后通过低通滤波器平滑后得到一个纯净的正弦模拟信号。当DDS中的相位累加器计数大
5、于2N时，累加器自动溢出最高位，保留后面的N比特数字于累加器中，即相当于做模余运算。可以看出:该相位累加器平均每2N /K个时钟周期溢出一次。可见K和时钟频率f共同决定着DDS输出信号f的频率值，它们之间的关系满足。 fo=fc*K/2N 当K=1时，DDS为最小频率输出，则DDS的最小频率分辨率可达： f= fc*1/2N,四、DDS芯片9851功能介绍 1、AD9851主要特性如下： (1)单电源工作(+2.7+5.25V)； (2)工作温度范围-4585； (3)低功耗,在180M Hz系统时钟下,功率为555mW。电源设置有休眠状态,在该状态下,功率为4mW； (4)接口简单，可用8位
6、并行口或串行口直接输入频率、相位控制数据； (5)内含6倍参考时钟倍乘器，可避免对外部高速参考时钟振荡器的需要,减小了由于外部频率源过高而可能产生的相位噪声； (6)频带宽，正常输出工作频率范围为072M Hz； (7)频率分辨率高，其创新式高速DDS码可接受32位调频字，使得它在180MHz系统时钟下输出频率的精度可达0.04Hz； (8)相位可调，可接收来自单片机的5位相位控制字。,2 AD9851引脚功能 AD9851为28引脚表帖元件,其引脚 排列如下所示。,D0D7，8位数据输入口，可给内部寄存器装入40位控制数据。 PGND，6倍参考时钟倍乘器地。 PVCC，6倍参考时钟倍乘器电源
7、。 W-CL K，字装入信号,上升沿有效。 FQ-UD，频率更新控制信号,时钟上升沿确认输入数据有效。 REFCLOCK，外部参考时钟输入。CMOS/T TL脉冲序列可直接或间接地加到6倍参考时钟倍乘器上，在直接方式中，输入频率即是系统时钟；在6倍参考时钟倍乘器方式,系统时钟为倍乘器输出。 A GND，模拟地。 AVDD，模拟电源(+5V)。 DGND，数字地。 DVDD，数字电源(+5V)。 R，DAC外部复位连接端。 VOUTN，内部比较器负向输出端。 VOUTP，内部比较器正向输出端。 VINN，内部比较器的负向输入端。 VINP，内部比较器的正向输入端。 DACBP，DAC旁路连接端。
8、 IOUTB，“互补”DAC输出。 IOUT，内部DAC输出端。 RESET，复位端。低电平清除DDS累加器和相位延迟器为0Hz和0相位,同时置数据输入为串行模式以及禁止6倍参考时钟倍乘器工作。,3、AD9851的工作原理与控制方式 如果相位累加器的位数为M，相位控制字的值为FM，频率控制字的位数为N，频率控制字的值为FN，系统外部参考时钟频率为30M Hz，6倍参考时钟倍乘器使能，那么经过内部6倍参考时钟倍乘器后， 可得到AD9851内部工作时钟FC 为180MHz，此时最终合成信号 的频率为F,合成信号的相位为。 F=FNFC/2N =2FM/2M,AD9851内部有5个输入寄存器,储存来
9、自外部数据总线的32位频率控制字，5位相位控制字，一位6倍参考时钟倍乘器使能控制，一位电源休眠功能(powerdown)控制和一位逻辑0。寄存器接收数据的方式有并行和串行两种方式。,并行方式工作时序图,串行方式工作时序图,4、 AD9851的应用举例 解：当外部参考时钟频率为30MHz的情况下,如果要满足以下几种技术要求: (1)6倍参考时钟倍乘器工作； (2)相位置于11.25； (3)选择power2up模式； (4)输出信号频率为10M Hz。,解： 根据控制数据格式输出频率和输出相位计算公式,可知40位控制数据应按如下给出: W0=00001001;W1=00001110； W2=00111000;W3=11100011； W4=10001110。,
