计数器实验报告.docx

1、最新 料推荐实验 4 计数器及其应用一、实验目的1、学习用集成触发器构成计数器的方法2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件， 它不仅可用来计脉冲数， 还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。 按构成计数器中的各触发器是否使用一个时钟脉冲源来分， 有同步计数器和异步计数器。 根据计数制的不同， 分为二进制计数器， 十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、 减法和可逆计数器。 还有可预置数和可编程序功能计数器等等。目前，无论是 TTL 还是 CMOS集成电路，都有品种较齐全的中规

2、模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。1、中规模十进制计数器CC40192 是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图 5 91 所示。图 5 91 CC40192 引脚排列及逻辑符号图中 LD 置数端 CP U加计数端 CP D 减计数端CO非同步进位输出端BO非同步借位输出端D 0、 D1、 D2、 D3 计数器输入端Q0、 Q1、 Q2、 Q3数据输出端CR 清除端1最新 料推荐CC40192的功能如表59 1，说明如下：表 5 9 1输入输出CRLDCPUCPDD3D2D1D

3、0Q3Q2Q1Q01 000000dcbadcba011 加 计 数011 减 计 数当清除端CR为高电平“ 1”时，计数器直接清零；CR置低电平则执行其它功能。当 CR为低电平， 置数端 LD 也为低电平时， 数据直接从置数端 D0、D1、D2、D3 置入计数器。当 CR为低电平， LD为高电平时， 执行计数功能。 执行加计数时， 减计数端 CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421码十进制加法计数。 执行减计数时，加计数端CPU 接高电平，计数脉冲由减计数端CPD 输入，表5 9 2 为 8421 码十进制加、减计数器的状态转换表。加法计数表 59 2输入脉冲数

4、0123456789Q3000000001120000111100Q输出0011001100Q1Q00101010101减计数2、计数器的级联使用一个十进制计数器只能表示0 9 十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图 59 2 是由 CC40192利用进位输出CO控制高一位的CPU 端构成的加数级联图。2最新 料推荐图 5 9 2 CC40192 路3、 任意 制 数(1) 用复位法 得任意 制 数器假定已有 N 制 数器，而需要得到一个 M 制 数器 ，只要 M N，用复位法使 数

5、器 数到 M 置“ 0”，即 得 M 制 数器。 如 59 4 所示 一个由 CC40192十 制 数器接成的6 制 数器。(2)利用 置功能 M 制 数器图 59 5 用三个CC40192 成的 421 制 数器。外加的由与非 构成的 存器可以克服器件 数速度的离散性，保 在反 置“0”信号作用下 数器可靠置“0”。图 5 9 3 六 制 数器图 59 4 是一个特殊 12 制的 数器 路方案。在数字 里， 位的 数序列是1、 2、 11， 12、 1、是 12 制的，且无0 数。如 所示，当 数到13 ，通 与非 生一个复位信号，使CC40192(2) 十位直接置成0000，而 CC401

6、92(1) ，即 的个位直接置成0001，从而 了5 5 112 数。3最新 料推荐图 59 4特殊 12 进制计数器三、实验设备与器件1、 5V 直流电源2、 双踪示波器3、 连续脉冲源4、 单次脉冲源5、 逻辑电平开关6、 逻辑电平显示器7 、 译码显示器8、 CC40192 3CC4011（74LS00）CC4012（ 74LS20）四、实验内容1、测试 CC40192同步十进制可逆计数器的逻辑功能计数脉冲由单次脉冲源提供，清除端CR、置数端 LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端Q3、 Q2、 Q1、 Q0 接实验设备的一个译码显示输入相应插口A、 B、C、

7、D；CO和 BO接逻辑电平显示插口。按表5 9 1 逐项测试并判断该集成块的功能是否正常。(1) 清除令 CR=1，其它输入为任意态，这时 Q3Q2Q1Q0 0000，译码数字显示为 0。清除功能完成后，置 CR 0(2) 置数CR 0，CPU，CPD 任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD 1。(3) 加计数CR 0， LD CPD 1， CPU 接单次脉冲源。清零后送入10 个单次脉冲，观察译码数字显示是否按8421 码十进制状态转换表进行；输出状态变化是否发生在CPU 的上升沿。(4) 减计数CR 0， LD CPU 1，

8、CPD 接单次脉冲源。参照3) 进行实验。4最新 料推荐由内容可做实验得，计数端接单次脉冲源，清除端CR、置数端LD 、数据输入端D3 D 2D1 D0 分别接逻辑开关，Q3Q2Q1Q0 接实验设备的一个译码显示输入相应端口ABCD，CO 、 BO 接逻辑电平显示插口，按表5-9-1 测试，其结果与表5-9-1 相一致。2、图 59 2 所示，用两片CC40192 组成两位十进制减法计数器，输入1Hz 连续计数脉冲，进行由00 99 递减计数，记录之。由内容可做实验得， 按图 5-9-2 连接电缆，其中（1）片 CPD 接连续脉冲源， CR1 =0LD1 =1CPU1 =1，BO1 接 2 片

9、 CPD 2CR2 =0 LD2 =1 CPU 2 =1 BO 2 为借位端。 两片 Q3Q0 分别接译码显示器，显示器数值由00 开始递减。3、将两位十进制减法计数器改为两位十进制加法计数器，实现由 99 00 累加计数， 记录之。由内容可做实验得，接图5-9-2电路，显示器由00 开始递增4 、设计一个数字钟移位 60 进 制计数器并进行实验。由内容可做实验得，将实验3 中（ 2）片接法改为图5-9-3 ，即得到特殊12 进制计数器5、按图 5 94 进行实验，记录之。由内容可做实验得，按图5-9-4连接电路，得到特殊12 进制计数器。六、实验心得在整个设计的过程中， 关键在于时序电路的连接及电路的细节设计上， 连接时要特别注意分清各个管脚， 要分析原理以及可行的原因， 是整个电路可稳定工作。 从中我感觉到每个实验都是要反复实践，其过程可能相当繁琐，但总会有所收获的。5