1、河南科技学院机电学院EDA 课程设计报告题目：十六位数字抢答器院系：专业班级：电气工程及其自动化101 班姓名：学号：完成日期： 2013 年 1 月 4 日1十六位数字抢答器课程设计摘要：抢答器对于我们大家来说都不陌生，它是用于很多竞赛场合，真正实现先抢先答，让最先抢到题的选手来回答问题。抢答器不仅考验选手的反应速度同时也要求选手具备足够的知识面和一定的勇气。选手们都站在同一个起跑线上，体现了公平公正的原则。设计一个多路智力竞赛抢答器，抢答器同时供 16 位选手或者 16 个队伍在比赛时抢答之用，设置一个清除按键跟一个开关，主持人控制，抢答器要具备显示跟锁存功能，选手抢答后，要显示并锁存选手
2、的编号直至主持人清楚为止。选手必须在限定的时间内抢答，若在规定时间内无人抢答，系统会发出警报并且不可再抢答。开始抢答时系统发出响声通知，并开始倒计时，同时显示所剩时间，选手抢答后，倒计时停止，显示选手编号跟所剩时间。本次设计运用VHDL语言编写，按照要求设计可行方案，并利用Quartus II软件跟 DE2开发板进行仿真、验证。与其他的硬件描述语言相比，VHDL具有更强的行为描述能力，从而决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。VHDL丰富的仿真语句和库函数，使得在任何大系统的设计早期就能查验设计系统的
3、功能可行性，随时可对设计进行仿真模拟。关键词： 抢答器， VHDL，硬件描述，仿真优先，锁存，显示，分频，控制，清零，计数引言人类社会已进入到高度发达的信息化社会，信息社会的发展离不开电子产品的进步。EDA是指以计算机为工作平台，融合了应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包。没有EDA技术的支持， 想要完成上述超大规模集成电路的设计制造是不可想象的, 但是面对当今飞速发展的电子产品市场，设计师需要更加实用、快捷的EDA工具，使用统一的集体化设计黄精，改变传统的设计思路，将精力集中到设计构想、方案比较和寻找优化设计等方面，需要以最快的速度，开发出性能优良、质量
4、一流的电子产品，对EDA技术提出了更高的要求。未来的EDA技术将在仿真、时序分析、集成电路自动测试、高速印刷版设计及开发操作平台的扩展等方面取得新的突破，向着功能强大、简单易学、使用方便的方向发展。传统的设计方法采用自底向上的设计方法，一般先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试，由于无法进行硬件系统功能仿真，如果某一过程存在错误，查找和修改十分不便，所以这是一种费时、费力的设计方法, 而现代电子设计技术 (EDA) 是自顶向下且先进高效的。在电子产品的设计理念、设计方式
5、、系统硬件构成、设计的重用性、知识产权、设计周期等方面,EDA 技术具有一定的优势。本次设计的抢答器抛弃了传统的设计方法，选择了采用主流的EDA技术进行设计。智能竞赛抢答器是一种应用十分广泛的设备，在各种竞赛、抢答场合中，它都能客观、迅速地判断出最先获得发言权的选手。早期的抢答器只是由三个三极管、可控硅、发光管等器件组成的，能通过发光管的指示辨认出选手号码。 现在大多数智能抢答器都是由单片机或数字集成电路构成的， 并且新增了许多功能， 如选手号码显示，抢按前或抢按后的计时，选手得分显示等功能。系统总体设计思想本设计为十六路智能抢答器，所以这种抢答器要求有十六路不同组别的抢答输入信号，并能识别最
6、先抢答的信号，抢答器共有三个输出显示，选手代号、计数器的个位和十位，它们输出全部为 BCD 码输出，这样便于和显示译码器连接。当主持人按下控制键、选手按下抢答键或倒计时到时蜂鸣器短暂响起。对回答问题所用的时间2进行计时、显示、超时报警、预置答题时间，同时该系统还应有复位、倒计时启动功能。依据系统的设计要求可知，系统的输入信号有：十六组的抢答按钮1， 2，3， 4， 5， 6， 7， 8， 9， 10， 11，12，13，14，15，16 十六个。系统清零信号 QDJB，系统时钟信号 CLK ，计分复位端 JFRST，计时预置数控制端 LDN ，计时使能端 EN，计时预置数调整按钮 TA 、TB
7、 。系统的输出信号有：十六个组抢答成功与否的指示控制信号输出口 LEDA,LEDB ， LEDC ， LEDD ，十六组抢答时的计时控制显示信号若干，抢答成功组别显示的控制信号若干。本系统应具有的功能有：第一抢答信号的鉴别和锁存功能；抢答计时功能；组别显示功能；蜂鸣器提示功能。抢答开始时主持人按下抢答复位键（ QDRST ），系统进入抢答状态，计时模块输出初始信号给数码显示模块并显示出初始值。当某参赛组抢先将抢答键按下时，系统将其余路抢答信号封锁，同时扬声器发出声音提示，组别显示模块送出信号给数码显示模块，从而显示出该抢答成功组台号，并一直保持到下一轮主持人将系统清零为止。主持人对抢答结果进行
8、确认，随后，计时模块送出倒计时计数允许信号，开始回答问题，计时显示器则从初始值开始以计时。计时至0 时，停止计时，扬声器发出超时报警信号，以中止未回答完问题。当主持人给出倒计时停止信号时，扬声器停止鸣叫。整个系统的组成框图如下图：16 位 抢答器信号鉴组数别别码模RST显显块示示CLK模块计时模块扬声器控制扬声器图 1 系统的总体框图抢答器原理与模块介绍利用 16 个 D 触发器并排提供抢答按键，无人抢答时，D触发器输出低电平，当有人在有效时间内抢答时，所对应的输出端变为高电平，同时使得D 触发器使能端控制信号发生改变，使得抢答按键失效，并利用编码器连同译码器显示选手编号。利用分频器将时钟信号
9、分频，再用计数器进行倒计时并用译码器将倒计时显示出来，当倒计时变为0 时，输出一个信号使得警报拉响。利用计数器运行十个周期，将分频后的时钟信号积成0.5 秒的时长，使得开关打开时，有0.5 秒的提示音，当 0.5 秒过去，计数器输出一个反馈信号令计数器停止并使得响声停止。根据以上的分析我们可以将本设计的整个系统分为四个模块：抢答鉴别模块QDJB；抢答计时模块JSQ；数码显示模块YMQ；报警模块BELL。对于需要显示的信息，需要增加或外接译码器，进行显示译码。方案设计与论证3总体设计原理本设计通过元器件图示连线的方法来实现，这种连线方法思路清晰可见，而且用的时候很简单方便，出现错误也很好检查，
10、又由于本设计连线比较繁多复杂， 所以采用总线模式连线， 这样大大较少了由于连线带来的失误，便于很明了的看出各个模块之间的连接。以下为主电路连线图：整体仿真图：4抢答模块的设计与实现在这个模块中主要实现抢答过程中的抢答功能，并且能实现当有一路抢答按键按下时，该路抢答信号将其余个绿抢答封锁的功能。在这个模块输入端有WARN输入 ( 以时间控制系统的WARN输出信号为信号源) 、一个和“时间控制系统” 公用的 CLEAR端、16 人抢答输入信号端S0.S15和有一个时钟信号端CLK，这个时钟信号是个高频信号，用以扫描S0，S1， S2， S3 是否有信号输入。输出端有对应于S0.S15编号的 16
11、个指示灯LED 和 16 线 4进制输出端STATES（用于锁存当前的状态），还有一个STOP 端用于指示S0.S15按钮状态（控制计时器停止）。则抢答鉴别模块的元件图如下图所示：抢答模块仿真图：5计时模块的设计与实现这个模块的输入端有时钟信号CLK、系统复位信号CLEAR和一个 STOP输入信号；输出端有秒时间状态显示信号高位 HIGH和低位 LOW，无人抢答时计时中止警报信号WARN。这个模块中主要实现抢答过程中的计时功能，在抢答开始后进行N 秒的倒计时，并且在N 秒倒计时后无人抢答的情况下显示超时并输出信号至WARN报警，或者只要N 秒内有人抢答，由抢答鉴别模块输出的STOP信号控制停止
12、计时，并显示优先抢答者的抢答时刻，输出一个信号经WARN传至“抢答鉴别系统”，锁存不再让选手抢答。计时模块仿真图：译码模块的设计与实现：这个模块是输出七段码的模块输入端有时钟输入、EN输入、五位二进制码输入，在上一个模块中产生的二进制代码在这个模块时钟作为了输入段，经过这个模块后产生七段码，七段码输出后作用在LED 数码管上产生相应的字段输入，就能实现十六位抢答。设计本抢答器运用的是共阴数码管，输出为对应七段码，这是设计时一定要注意的，否者会出现乱码。6译码模块仿真图：报警模块的设计与实现：在这个模块中主要实现抢答过程中的报警功能，当主持人按下控制键，有限时间内（N 秒内）有人抢答或是倒计时到
13、了之后蜂鸣器开始报警，输出SOUND有效电平为高 .报警模块仿真图：7心得与体会经过这次的 EDA课程设计，通过不懈努力，基本上成功地设计出了数字式16 路竞赛抢答器。在这些天里，虽然本学期学了 EDA技术及 quartus 软件，但是对相关知识知并不是太熟悉，这也是因为平常没有好好学习，我遇到了很多困难，但是我在这次设计的过程中都受益匪浅，收获颇丰。在这次课程设计的时，我又系统地复习了EDA， VHDL描述语言和设计应用方面的基础知识，将老师上课时讲的东西看了一遍，使得能够较熟练地使用quartus 软件进行设计，用原理图输入及VHDL语言等设计输入并编译仿真， 同时我对以往学过的理论知识有
14、了更加透彻的理解。我的课题为数字式16 路竞赛抢答器， 我采用层次化结构化设计，将此项设计任务分成若干模块，规定每一模块的功能和各模块之间的接口，然后再将各模块合起来调试。在设计的过程中，遇到问题我们先独立思考，查找资料。自己不能解决的时候就和其他同学讨论。既提高了我独立发现问题、分析问题、解决问题的能力，又很好地培养了交流合作的精神。通过这次设计，进一步加深了我对EDA的了解。每当一个子模块编写调试成功时，心里很是激动。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才能真正为社会服务，从而提高自己的实际
15、动手能力和独立思考的能力。在设计的过程中遇到问题， 可以说得是困难重重，可见自己平时学得不够踏实， 对以前所学过的知识理解得不够深刻，掌握得不够牢固。总的来说，这次设计的抢答器还是比较成功的，不仅学到了不少知识，而且锻炼了自己的能力，使自己对以后的路有了更加清楚的认识，对未来有了更多的信心。结果怎样已然不再重要，在这几日里，我们经历了阶段性成功的狂喜、仿真失败后的绝望、陷入困境时的不知所措，重新投入的振作。这才是设计中得到的财富！参考文献1 潘松，黄继业： EDA技术实用课程，科学出版社2 曹昕燕，周风臣，聂春燕： EDA技术试验与课程设计，清华大学出版社3 黄仁欣： EDA技术实用教程，清华
16、大学出版社4侯伯亨，顾新 . VHDL 硬件描述语言与数字逻辑电路设计. 西安 : 西安电子科技大学出版社,19975 曾繁泰，陈美金 . VHDL程序设计 . 北京：清华大学出版社8附录：抢答模块程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK ISPORT( CLK,CLEAR:IN STD_LOGIC;WARN:IN STD_LOGIC;S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15:IN STD_LOGIC;STATES:OUT STD_LOGIC_VECTOR(4
17、 DOWNTO 0);STOP:OUT STD_LOGIC;LED:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);END LOCK;ARCHITECTURE ONE OF LOCK ISSIGNAL G:STD_LOGIC_VECTOR(15 DOWNTO 0); BEGINPROCESS(CLEAR,CLK,S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15)BEGINIF CLEAR=1 THEN G=0000000000000000;LED=0000000000000000;STOP=0;ELSIF CLKEV
18、ENT AND CLK=1 THENIF WARN=0 THENIF( S15=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THEN G(15)=1;LED(15)=1;ELSIF( S14=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THEN G(14)=1;LED(14)=1;ELSIF( S13=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THEN G(13)=1;LED(13)=1;ELSIF( S12=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THEN G
19、(12)=1;LED(12)=1;ELSIF( S11=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THEN G(11)=1;LED(11)=1;ELSIF( S10=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THEN G(10)=1;LED(10)=1;9ELSIF( S9=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THENG(9)=1;LED(9)=1;ELSIF( S8=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THENG(8)=1;LED(8)=1;EL
20、SIF( S7=1)AND NOT(G(0)=1 OR G(1)=1 OR G(2)=1) THENG(7)=1;LED(7)=1;ELSIF( S6=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THENG(6)=1;LED(6)=1;ELSIF( S5=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THENG(5)=1;LED(5)=1;ELSIF( S4=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THENG(4)=1;LED(4)=1;ELSIF( S3=1)AND NOT(G(0)=1 OR
21、G(1)=1 OR G(2)=1) THENG(3)=1;LED(3)=1;ELSIF( S2=1)AND NOT(G(0)=1 OR G(1)=1 OR G(3)=1) THENG(2)=1;LED(2)=1;ELSIF( S1=1)AND NOT(G(0)=1 OR G(2)=1 OR G(3)=1) THENG(1)=1;LED(1)=1;ELSIF( S0=1)AND NOT(G(1)=1 OR G(2)=1 OR G(3)=1) THENG(0)=1;LED(0)=1;END IF;STOPSTATESSTATESSTATESSTATESSTATESSTATESSTATESSTATE
22、SSTATESSTATESSTATESSTATESSTATESSTATESSTATESSTATESSTATESQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUTQOUT=0000000;END CASE;END PROCESS;END ARCHITECTURE TWO;13报警模块程序仿真图：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ALARM ISPORT(CLEAR,WARN:IN STD_LOGIC;SOUND:OUT STD_LOGIC);END ;ARCHITECTURE FOUR OF ALARM ISBEGINPROCESS(WARN,CLEAR)BEGINIF CLEAR=1 THEN SOUND=0;ELSIF WARN=1 THENSOUND=1;ELSE SOUND=0;END IF;END PROCESS;END ;14
