1、专业方向综合课程设计I专业方向综合课程设计任务书学 院 信息科学与工程 专 业 电子科学与技术学 生 姓 名 李子期 学 号 0703040112设计题目 I2C从机接收器内容及要求:IC协议从模式数据收发。 （1）实现IC协议从模式下信息传送； （2）每次启动传送完成8比特数据的传输； （3）接收数据整理成8bit格式； （4）使用SMIC工艺库smic18mm_1P6M完成设计； （5）完成全部流程：设计规范文档、模块设计、代码输入、功能仿真、约束与综合、布局布线、时序仿真、物理验证等。 进度安排： 本设计持续15天，其中最后一天（周五）为答辩时间。 第1-2天：讲解题目，准备参考资料，检
2、查、调试实验软硬件，进入设计环境，开始设计方案和验证方案的准备； 第3-5天：完成设计与验证方案，经指导老师验收后进入模块电路设计（验收设计文档）； 第6-9天：完成模块电路设计，进行代码输入，并完成代码的仿真，验收代码与仿真结果； 第 9-10天：约束设计，综合，验收约束与综合结果； 第11-12天：布局布线，完成版图，验收版图结果； 第13-14天：物理验证、后仿真，修改设计，验收物理验证结果和时序仿真结果； 第 15天：整理设计资料，验收合格后进行答辩。指导教师（签字）：年 月 日主管院长（签字）：年 月 日专业方向综合课程设计II摘 要I2C 总线支持任何 IC 生产过程（NMOS、C
3、MOS、双极性） 。两线串行数据（SDA）和串行时钟（SCL）线在连接到总线的器件间传递信息。每个器件都有一个唯一的地址识别（无论是微控制器、LCD、驱动器存储器或键盘接口） ，而且都可以作为一个发送器或接收器（由器件的功能决定） 。很明显 LCD驱动器只是一个接收器，而存储器则既可以接收又可以发送数据。除了发送器和接收器外器件在执行数据传输时也可以被看作是主机或从机。主机是初始化总线的数据传输并产生允许传输的时钟信号的器件。此时，任何被寻址的器件都被认为是从机。本次设计是设计到从机接收器部分。关键词 Verilog HDL；半定制设计；I 2C 总线专业方向综合课程设计III目 录任务书.摘
4、 要.引 言.1I2C 总线从模式.21 电路设计.21.1 设计电路主要功能.21.2 设计端口列表.21.3 设计寄存器列表.21.4 设计总体结构框图.31.5 状态机结构.31.6 仿真波形.42 综合约束.52.1 时序报告.52.2 面积报告.63 版图设计.73.1 管脚文件.73.2 连线的连接性验证.83.3 金属的几何规则验证.83.4 DRC检验.93.5 版图.9总 结.10参考文献.11附录 A 设计电路代码.12附录 B 测试代码.14附录 C 约束文件.15附录 D 网表文件.16专业方向综合课程设计IV引 言在消费者电子、电讯和工业电子中，看上去不相关的设计里经
5、常有很多相似的地方。例如几乎每个系统都包括： 一些智能控制通常是一个单片的微控制器。 通用电路，例如 LCD 驱动器、远程 I/O 口、RAM、 EEPROM 或数据转换器。 面向应用的电路，譬如收音机和视频系统的数字调谐和信号处理电路，或者是音频拨号电话的 DTMF 发生器。为了使这些相似之处对系统设计者和器件厂商都得益，而且使硬件效益最大电路最简单，Philips 开发了一个简单的双向两线总线，实现有效的 IC 之间控制。这个总线就称为 Inter IC 或 I2C 总线。现在 Philips包括超过 150 种 CMOS 和双极性兼容 I2C 总线的 IC 。可以执行前面提到的三种类型的
6、功能所有符合 I2C总线的器件组合了一个片上接口，使器件之间直接通过 I2C 总线通讯。这个设计概念解决了很多在设计数字控制电路时遇到的接口问题。专业方向综合课程设计2I2C 总线从模式1 电路设计1.1 设计电路主要功能： 只要求两条总线线路：一条串行数据线（SDA ） 、一条串行时钟线（SCL） 。 两条总线皆为 1bit数据线（从机接收器时为输入） 。 无数据传送时，SDA 和 SCL都保持高电平。 在 SCL高电平时，SDA 由高电平变为低电平作为起始信号。 数据传输时，SDA 应在 SCL低电平时变化，SCL 高电平时稳定。 在 SCL高电平时，SDA 由低电平变为高电平作为停止信号
7、。 每接收 8bit（一字节）数据后，产生一个信号作为对主机的应答信号（mcf） 。1.2 设计端口列表：clk信号为系统时钟，一般为 24MHz；本设计为接收器，所以 r_w信号保持高电平；dataout 本应为双向数据线，本设计简化为单向输出总线；drive 驱动信号（或片选信号） ；sda 、scl 为两条 1bit总线，本设计中作为输出； mcf应答信号。可见表 1.1。表 1.1 端口信号表Signal Type Descriptionclk input 系统时钟r_w input 读写信号，高为读，低为写sda input 1bit 数据输入scl input 1bit 时钟输入专
8、业方向综合课程设计3dataout7:0 output 8bit 数据输出mcf output 1bit 应答信号drive input 模块驱动信号，高有效1.3 设计寄存器列表：本设计仅有 2个寄存器。计数器 cnt；移位寄存器 dbuf。见表 1.2。表 1.2 寄存器表Name Descriptioncnt 3:0 4bit 计数器，用于数据移位存储试用dbuf 7:0 8bit 移位寄存器1.4 设计结构框图本次设计电路结构比较简单，所以相应的结构框图也不复杂。如图 1.1。图 1.1 接口结构框图1.5 状态机结构状态机说明：iddle:为空状态，驱动信号（drive）为低时保持此
9、状态。start:为准备状态，等待起始信号，驱动信号为高，读写信号（r_w）为高时进入此状态，若有起始信号则进入下一状态（rx） 。rx:接收数据状态，收到起始信号后进入此状态，接收完成后将数据输出（douout） ，并产生应答信号（mcf） 。waite:等待状态，接收完成进入此状态，等待结束信号或重复起始信号，有结束信号则进入空状态（iddle） ，有重复起始信号则进入接收状态（rx） 。如图 1.2所示。专业方向综合课程设计4图 1.2 状态机说明图1.8 仿真验证仿真结果如图 1.3所示。当驱动信号（drive）有效时（即为高电平）电路工作，无效时（即为低电平）输出信号（dataout
10、）没有数据，接收结束指示信号（mcf）为低电平。当有起始信号（scl 为高，sda 由高变低）的时候，开始接收数据。接收 8个时钟的数据，在第 9个时钟的时候数据输出（dataout） ，给出接收结束信号（mcf） 。然后判断结束信号（scl 为高时 scl有低变高） 。完成一次数据接收。图 1.3 仿真波形图专业方向综合课程设计52 综合约束用 designCompiler软件对电路代码进行约束、综合，生成网表文件。起输入文件为电路代码(i2c_slave.v)和管脚约束文件（ iopads.v） ，用 top 文件将两个代码链接起来。选择需要的库文件，并添加约束，最后完成综合。生成网表、约
11、束文件、时序报告和面积报告。设置配置文件。为配置文件添加工程路径、工艺库路径等；设定全局时钟；为输入、输出管脚添加延时，若有多个时钟应注意管脚所对应的时钟是哪个；设定驱动和负载；完成后进行电路的综合约束；最后可以打印时序、面积等报告。2.1 时序报告Information: Updating design information. (UID-85)*Report : timing-path full-delay max-max_paths 1Design : i2c_slaveVersion: Z-2007.03Date : Fri Dec 10 15:56:06 2010*专业方向综合课程设
12、计6Operating Conditions: slow Library: slowWire Load Model Mode: topStartpoint: cnt_reg2 (rising edge-triggered flip-flop)Endpoint: mcf (output port)Path Group: (none)Path Type: maxPoint Incr Path-cnt_reg2/CK (EDFFX1) 0.00 0.00 rcnt_reg2/QN (EDFFX1) 0.57 0.57 fU21/Y (NAND3X1) 0.20 0.76 rU20/Y (NOR2X2
13、) 0.08 0.84 fmcf (out) 0.00 0.84 fdata arrival time 0.84-(Path is unconstrained)2.2 面积报告*Report : areaDesign : i2c_slaveVersion: Z-2007.03Date : Fri Dec 10 15:56:33 2010*Library(s) Used:slow (File: /opt/eda/designKit/cic_tsmc18/synDC/slow.db)Number of ports: 14Number of nets: 74Number of cells: 62Nu
14、mber of references: 24Combinational area: 542.203205Noncombinational area: 1819.540848Net Interconnect area: undefined (No wire load specified)Total cell area: 2361.744141Total area: undefined专业方向综合课程设计73 版图设计cadence公司工具 SoC encounter（以后简写 soce）是一完整的设计平台，可以完成从 RTL输入到 GDS输出的所有半定制 IC设计流程。我们在设计中主要采用其版图
15、规划（Floorplan） 、布局（placement） 、布线（route） 、时钟树综合（CTS） 、信号完整性分析（SI） ，以及 RC提取等功能，也就是完成后端设计。用 SoCEncounter软件进行版图设计。其输入为综合约束是生成的网表文件和约束文件。另外还要编写一个管脚文件用于确定各个管脚的位置。.conf 文件为配置文件，包括添加的库和其它的一些配置信息。最后做 DRC检验，并生成版图。输入文件准备完毕后，将设计文件导入；设定空间尺寸:width:400,height:400；进行全局连线（Global Nets）设定之后进行电源综合，将电源设置在最高层金属上（即 M5） ，再对电源线进行布线，完成电源设置；设计摆放（Place）与布线（Trial Route）规则；进行 RC提取和时序分析，若对结果不满意可重新进行设定，再次做时序分析知道满意为止；下一步是做时钟树综合 CTS；细节优化布线 NanoRoute；最后检查版图，DRC 检验。3.1 管脚文件
