1、第二章 8086系统结构,主要掌握内容 1、8086CPU的内部结构、管脚、时序； 2、8086最小工作模式下三总线的产生； 3、8086CPU存储器管理方法； 4、80X86系列CPU的在结构、性能等方面的进展,16位微处理器的基本结构特点,引脚功能复用 单总线、累加器结构 可控三态电路 总线分时复用,8086微处理器的特点,40引脚的双列直插式 时钟频率有三种 16根数据线和20根地址线 于8位CPU8080向上兼容 可与8087协处理器及8089输入/输出处理器构成多机系统 8088CPU内部结构与8086的区别,概述,程序计数器 PC,指令寄存器 IR,处理器状态字PSW,堆栈指示器
2、SP,指令译码器 ID,I/O 控制逻辑,工作寄存器,地址寄存器,数据寄存器,ALU,控制器,1.CPU的基本结构与工作机理,2. CPU的主要性能指标,数据宽度(字长) ：CPU的字长是指CPU一次所能处理的二进制数的位数，是表示运算器性能的主要技术指标，一般它等于CPU数据总线的宽度。如：8088CPU, 8086/80286CPU, 80386/486CPU, Pentium CPU等。 寻址能力(或寻址范围) ：寻址能力往往是指CPU能直接存取数据的内存地址的范围，这是由CPU的地址总线引脚的数目来决定的。通常用K(千)或M(兆)来表示(1K=1024个地址；1M=1024K；1G=1
3、024M等)。如： 8088CPU, 8086/80286CPU, 80386/486CPU, Pentium CPU等。220 = 1M，而 80286 CPU的地址线有24根，则其寻址能力为 224=16M，而 386/486/586CPU的地址线为32根，故可直接寻址的物理地址达 232 = 4G。运算速度 ：CPU的运算速度通常用每秒执行基本指令的条数来表示，常用的单位是MIPS(Million Instruction Per Second)，即每秒执行的百万条指令数，是CPU执行速度的一种表示方式。对于某一特定的CPU，其MIPS值并非定值，得出的数据会因CPU正在执行的软件的不同而
4、不同 。,3.CPU的指令体系,CISC(即 Complex Instruction Set Computer：复杂指令集计算机)CISC结构的CPU是指能够识别处理100种以上汇编指令的处理器。CISC理论比RISC理论的历史要悠久，以前对 Intel 80X86系列中的 8088，80286等，都是按CISC理论设计的，由此可见 CISC对当今微处理器的发展有相当大的影响。 (1) 复杂指令(Complex Instruct1on) (2) 复杂的内存参考方式(Complex Memory Reference Methods) (3) 微程序结构(Micro Programming) RI
5、SC(即 Reduced Instruction Set Computer：精简指令集计算机) RISC结构的CPU在执行一项任务时，只需对指令集中不到一半的指令分类，找出完成该任务所需的指令，这样便提高了CPU的速度。RISC将机器指令简化，提供有限数量的常用和必须的指令，从而简化了CPU芯片的复杂程度，节省了芯片空间。 (1) 固定指令长度 (2) 指令流水线处理 (3) 装入/存储体系结构,4.CPU的三总线,微处理器是大规模集成电路的CPU，就其外部管脚而言，从8086的40脚到80286的68脚，再到PII的242脚，管脚的逐步增加，也说明了集成度的增大。但无论什么型号的CPU，其外
6、部管脚信号线按功能可分为四类：地址总线、数据总线、控制信号总线、电源线。其中地址总线(AB)、数据总线(DB)、控制总线(CB)统称为CPU三总线。 地址总线是从CPU发送出去，用来传递地址信息。地址总线的位数决定了CPU可以直接寻址的内部存储器地址空间的大小，它是单向的。 数据总线的位数是微处理器的一个重要指标，数据总线的位数越大，就意味着CPU在单位时间内一次传递的数据就越多，数据处理速度就快。 控制总线是用来传递控制信号的，一部分是CPU向外发送给存储器、I/O接口电路的控制信号，如读、写命令信号，中断响应信号、地址锁存信号等；另一部分是外部接口电路给CPU传来的控制信号，如外设准备就绪
7、信号、中断请求信号等。 三总线的逻辑关系一般是：CPU在工作过程中，先有地址信号，然后在控制信号的作用下，通过数据总线传递数据，三者是并行的。,2-1 8086/8088 CPU结构,Intel 8086是标准的16位微处理器，Intel 8088是准16位微处理器。它们在内部结构上都是按16位设计的，但Intel 8088在外部引脚上和当时的8位微处理器Intel8080/8085相兼容(8根数据线)。Intel 8086 双列直插封装，40引脚，单一正5V供电。具有16位的数据总线，20位的地址总线，可以管理1MB的存储器空间和64K的端口地址。,内部暂存器,IP,ES,SS,DS,CS,
8、输入/输出控制电路,外部总线,执行部分控制电路,1 2 3 4 5 6,ALU,标志寄存器,通用 寄存 器,地址加法器,指令队列缓冲器,执行部件 （EU),总线接口部件 （BIU),16位,20位,16位,8位,一、8086/8088内部结构,8086/8088的总线接口部件（BIU）和执行部件（EU）在操作过程中是可以并行进行的.,总线接口部件（BIU）完成取指令，读操作数和送结果。即所有需要访问外部总线的操作。,执行部件（EU）从BIU的指令队列中取出指令，并且执行指令，不必访问存储器和I/O端口。,若需要访问存储器或I/O端口，由EU发出访问需要的地址（偏移地址），在BIU中形成物理地址
9、，然后访问，取得操作数送EU。,1. 总线接口部件（BIUBus Interface Unit）,4个16位的段地址寄存器 CS 代码段寄存器 DS数据段寄存器 SS堆栈段寄存器 ES扩展段寄存器16位的指令指针寄存器 IP：存放下一条要执行指令的偏移地址。20位的地址加法器 段地址寄存器的内容左移4位 + 偏移量20位的实际物理地址 段地址*16 + 偏移量20位的实际物理地址 6个字节的指令队列缓冲器 提高CPU的效率 总线控制逻辑电路,例：CS的内容是89ABH，IP 的内容是0201H，则生成的地 址是89AB0H+0201H=89CB1H,BIU负责执行所有的8086外部总线周期，提
10、供系统总线控制信号。,总线接口部件的工作过程,BIU：由先进先出的队列寄存器组成。当指令队列中有2个获2个以上的字节空余时，BIU自动取指令到指令队列。当EU没有访问存储器或I/O端口的请求，同时指令队列也不空时，BIU处于空闲状态。,EU：从队列中取出指令，译码后产生控制信号，实现指令的功能。若需要访问存储器，则由所选的段寄存器和偏移寄存器形成物理地址。,IP：由BIU自动修改，执行下一条指令在代码段（CS）中的偏移地址。转移指令则通过指令修改IP，同时由BIU清除指令队列中的预取内容。,执行部件（EUExecution Unit）,16位的算术逻辑单元ALU 完成算术/逻辑运算和指令要求寻
11、址的单元地址的位移量 4个16位的通用寄存器 AX 累加器 BX 基址寄存器 CX 计数器 DX 数据寄存器 4个16位的专用寄存器 SP 堆栈指针寄存器 BP 基址指针寄存器 SI 源变址寄存器 DI 目的变址寄存器 EU控制单元 即CPU中的控制器，主要由译码和时序电路组成，其功能是对指令操作码译码，产生各种微操作信号。 16位的标志寄存器 其中包括6位状态标志、3位控制标志，还有7位没有使用。,执行部件的工作过程,ALU：完成各种算术逻辑运算，并影响PSW的内容,EU控制器：从指令队列取指令，译码，根据指令要求发出控制信号,EU和BIU空闲状态,当指令队列已满，而且执行部件对总线接口部件
12、又没有总线访问请求时，总线接口部件（BIU)便进入空闲状态。在执行转移指令、调用指令和返回指令时，下一条要执行的指令就不是在程序中紧接着排列的那条指令了，而总线接口部件往指令队列装入指令时，总是按顺序进行的，这样，指令队列中已经装入的指令就没有用了。遇到这种情况指令队列中的原有内容被自动清除，总线接口部件会接着往指令队列中装入由转移指令、调用指令或返回指令指定的指令，这个时候，EU则处于空闲状态。,8086内部两个功能部件有存在空闲状态的可能，CPU的利用率没有达到最佳。如何使CPU内部的功能部件处于“零等待”状态，是CPU设计追寻的目标之一。 (流水线）,二、寄存器结构,图2-2 8086C
13、PU寄存器组,例：代码段寄存器CS存放当前代码段基地址，IP指针寄存器存放了下一条要执行的指令的段内偏移地址，其中CS=2000H，IP=003AH。通过组合形成20位存储器的地址为：2003AH,为什么要分段？段的划分？段基址？偏移地址？20物理地址的形成？,指令指针寄存器（IP）：指向下一条要执行的指令在现行代码段中的偏移地址。,标志寄存器（PSW）,CF（Carry Flag）: 进位标志位。本次运算最高位有进位或借位时，CF=1。相关指令有STC（使CF=1）, CLC （使CF=0）, CMC （使CF取反）,PF（Parity Flag）: 奇偶效验标志位。本次运算结果低8位中有偶
14、数歌“1”时，PF=1；有奇数歌“1”时，PF=0。,AF（Auxiliary Carry Flag）: 辅助进位标志位。本次运算结果低4位向高4位有进位或借位时，AF=1。AF一般用在BCD码运算中，判断是否需要十进制调整。,ZF（Zero Flag）: 全零标志位。本次运算结果为0时，ZF=1，否则ZF=0。,SF（Sign Flag）: 符号标志位。本次运算结果的最高位为1时，SF=1，否则SF=0。反映了本次运算结果是正还是负。,OF（Overflow Flag）: 溢出标志位。本次运算结果产生溢出时，OF=1，否则OF=0。对带符号数，字节运算结果的范围为-128+127，字运算结果
15、的范围为-32768+32767 。判断溢出的方法有两种。,例：将5394H与-777FH两数相加，并说明其标志位状态：0101 0011 1001 0100+ 1000 1000 1000 00011101 1100 0001 0101 运算结果为：-23EBH，各标志位的值为：CF=0、PF=0、AF=0、ZF=0、SF=1、OF=0。,TF（Trap Flag）:单步标志位。调试程序时，可设单步工作方式，TF=1时，CPU每执行完一条指令，就自动产生一次内部中断，使用户能逐条跟踪程序进行调试。,IF（Interrupt Flag）:中断标志位。IF=1时，允许CPU响应可屏蔽中断，IF=
16、0时，即使外部设备有中断请求，CPU也不响应。相关指令有：STI（IF=1）, CLI （IF=0） 。,DF（Direction Flag）:方向标志位。控制串操作指令中地址指针变化方向。DF=0，地址指针自动增量 ；DF=1，地址指针自动减量。相关指令有STD（DF=1），CLD（DF=0）。,2-2 8086CPU的引脚及其功能,8086微处理器是40pin 双列直插式封装，20根地址线/16根数据线分时复用，通过锁存器和缓冲器（三态门）把微处理器的复用引脚分别连在系统的地址总线和数据总线上。一般的使用方法是：首先在复用引脚上传送地址信号并保存在锁存器中；然后在复用引脚传送数据信号并用缓
17、冲器增强带载能力。8086微处理器设计了两种工作方式，可以通过MN/MX引脚选择是处于单一处理器的最小工作模式(MN)还是处于多处理器的最大工作模式(MX)。同样是40根引脚，但是在不同工作模式时，部分引脚的定义又有所不同。,2. A16-A19 /S3-S6(38,37,36,35 Address Status)地址/状态分时复用引脚，输出，三态在T1状态做地址总线用一起构成20位物理地址，可访问存储器1MB。当CPU访问I/O端口时，A16-A19为“0”。在T2T4状态做状态线使用，S3-S6输出状态信息，S6保持“0”，表明8086当前连在总线上。S5取中断允许标志的状态，若当前允许可
18、屏蔽中断请求，则S5置1，否则S5置0。 S3 、S4用来指示当前正在使用哪一个段寄存器，其编码如表2-3所示。当系统总线处于“保持响应”周期，这些引脚被置成高阻态。,一、8086/8088CPU在最小模式中引脚定义,1. AD0-AD15(216,39 Address Data Bus)16条地址/数据总线，三态，双向，分时复用。传送地址时单向输出，传送数据时双向输入/输出。在总线周期T1状态， CPU在这些引脚上输出存储器或I/O端口的地址，在T2T4状态用来传送数据。 在中断响应及系统总线“保持响应”周期，AD15AD0被置成高阻态。,3. BHE/S7(34 Bus High Enab
19、le/Status)高8位数据总线允许/状态复用引脚，输出，三态，BHE低电平有效在存储器读/写，I/O端口读/写及中断响应时，用BHE作高8位数据D15-D8 选通信号，即16位数据传送时，在T1状态，用BHE指出高8位数据总线上的数据 有效，用AD0地址向指出低8位数据线上数据有效。在T2T4状态S7输出状态信息（在8086芯片设计中，S7未赋予实际意义）。 在系统总线“保持响应”周期，AD15AD0被置成高阻态。,8. ALE(Address Latch Enable) 地址锁存允许信号，输出，高电平有效。作为地址的锁存器的选通信号，在T1期间，ALE有效，表示地址/数据总 线上传送的是
20、地址信息，将它锁存到地址锁存器中。这是由于地址/数据总线 分时复用所需要的，ALE信号不能浮空。,9. DEN（Data Enable）数据允许信号，输出，三态，低电平有效。为8286/8287数据总线收发器提供一个控制信号，表示CPU当前准备发送 或接收一个数据。 DMA方式时高阻态。,11. READY（Ready)输入，高电平有效，准备就绪引脚。由存储器或I/O端口发来的响应信号，表示数据已经准备好，可以进行数 据传送。CPU在每个总线周期的T3状态检测READY信号线，如果为低电平，CPU 插入一个或几个TW等待状态，直到READY信号有效后，才进入T4状态，完成数 据传送过程。当进行
21、总线操作时，该引脚有效才可以完成数据传送操作，否 则会一直等待该引脚为有效状态。,12. RESET(Reset) 输入，高电平有效，复位信号使微处理器停止现行操作，并进行初始化：CS置为0FFFFH，其余寄存器 清零、指令队列清空。RESET至少保持4个时钟周期以上的高电平，当它变为 低电平时，CPU执行重新启动过程，8086/8088将从地址FFFFOH开始执行指令。 通常在FFFF0H单元开始的几个单元房一条无条件转移指令，将入口转到引导 和装配程序中，实现对系统的初始化，引导监控程序或操作系统程序。,13. INTR（Interrupt Request）输入，高电平有效，可屏蔽中断请求
22、引脚外设接口向CPU发出中断请求时，INTR信号变成高电平。CPU每条指令周 期的最后一个时钟周期检测此信号，一旦检测到此信号有效，并且中断允许 标志位IF=1时，CPU在当前指令执行完后，转入中断响应周期，读取外设接口 的中断类型码，然后在存储器的中断向量表中找到中断服务程序的入口地址， 转去执行中断服务程序。相关命令STI。,15. NMI(Non- Maskable Interrupt Request)输入，上升沿有效，不可屏蔽中断请求引脚此类中断请求信号不受中断允许标志为IF的影响，也不能用软件进行屏 蔽。NMI引脚一旦收到一个上升沿触发信号，在当前指令执行完后，自动引起 类型2中断，
23、转入中断处理程序。例掉电、RAM自检出错等。,18. HLDA(Hold Acknoledge)总线保持响应信号，输出，高电平有效。CPU一旦测试到HOLD总线请求信号有效，如果CPU允许让出总线，在当前 总线周期结束时，于T4状态发出HLDA信号，表示响应这一总线请求，并立即 让出总线使用权，将与CPU相连的三总线置成高阻态。总线请求部件获得总线 控制权后，可进行DMA数据传送，总线使用完毕时HOLD无效。CPU才将HLDA置 成低电平。CPU再次获得三总线的使用权。表示对其它主部件的总线请求做出 响应，与此同时让出总线。,17. HOLD（Hold Request)总线保持请求信号，输入，
24、高电平有效.在最小模式下，表示其他总线主控者向CPU请求使用总线的信号。,19. CLK（Clock)时钟信号，输入。由8284时钟发生器产生，8086CPU使用的时钟频率，因芯片型号不同而不 同。8086为5MHz，占空比1/3达最佳状态，即1/3周期为高电平，2/3周期位低 电平；为CPU和总线控制逻辑电路提供定时手段。（8086-1为10MHz，8086-2 为8MHz）。,20. Vcc（+5V）和GNDCPU所需电源和地。,二、8086/8088CPU在最大模式中引脚定义,8086CPU在最大模式中，24-31引脚功能重新定义。,4. QS1，QS0（Instruction Queu
25、e Status）指令队列状态信号，输出。用来指示CPU中指令队列当前的状态，以便外部对8086/8088CPU内部指令 队列的动作跟踪。由指示的指令队列含义如表2-5所示，亦可以让协处理器 8087进行指令扩展处理。,三、 8088与8086的不同之处,1. 8088的指令队列的长度为4个字节，队列中只要出现一个空闲字节，BIU就会自动访问存储器。,2. 8088CPU中，BIU总线与外部交换数据的总线宽度是8位，总线控制电路与专用寄存器组之间的数据总线宽度也是8位，而EU的内部总线是16位，这样对16位数的存储器读/写操作要两个读写周期才可以完成。,3. 8088外部数据线只有8条，所以分
26、时服用的地址/数据总线为AD7-AD0；而AD15-AD8成为仅传递地址信息的A15-A8。,内部暂存器,IP,ES,SS,DS,CS,输入/输出控制电路,外部总线（8位数据线）,执行部分控制电路,ALU,标志寄存器,通用 寄存 器,地址加法器,指令队列缓冲器,执行部件 （EU),总线接口部件 （BIU),16位,20位,16位,8位,8088内部结构,2-3 8086存储器组织,一、存储器地址的分段 1. 存储器地址的分段 存储器的编址单位：在存储器中是以字节为单位存储信息的，每个字节的存储单元有唯一的地址。 分段的原因：8086/8088微处理器的地址现有20根，可寻址1MB。而CPU内部
27、寄存器全部是16位的，可寻址64KB。因此8086/8088系统把整个存储器空间分成许多逻辑段，每段的容量不超过64KB。 分段的方法：段和段之间可以是连续的（整个空间分成16个逻辑段），也可以是分开或重叠的。如图2-7所示：,00000,逻辑段1的起点,逻辑段2的起点,逻辑段3的起点,逻辑段4的起点,FFFFF,(b),2. 物理地址的形成 段基址：逻辑段的起始地址。存放在段寄存器中，8086/8088有4个段寄存器,分别为：代码段寄存器（CS）、数据段寄存器（DS）、堆栈段寄存器（SS）和附加段寄存器（ES）。,段内“偏移地址” ：指出从段起始地址开始的偏移量。它可以存放在指令指针寄存器I
28、P中，或16位通用寄存器中。,逻辑地址 ：程序设计时使用的地址。存储器的任一个逻辑地址都由段基址和偏移地址组成。,物理地址 ：存储器的绝对地址，即直接反映到CPU地址引脚的地址，是CPU访问存储器的实际地址。范围：00000H-FFFFFH。,物理地址和逻辑地址之间的转换 ： 物理地址=段基址*16+偏移地址。,或者将段寄存器中存储的段基址左移4位，再与16位偏移地址相加,3. 逻辑地址的来源 在通过BIU访问存储器时，根据需要访问的内存单元的位置选定段寄存器和偏移寄存器。例如：取指令时访问存储器时选用的一定是CS和IP；堆栈操作时，逻辑地址一定为SS和SP；存取操作数时，通常使用DS或ES寄
29、存器的值作为段基址（必要时修改为CS或SS）。,在串操作指令寻址时，原操作数的段基址由DS提供，偏移地址由SI提供；目的操作数通常由ES和DI组合。,二、8086存储器的分体结构,8086系统中，1MB的存储空间分成两个存储体：偶存储体和奇存储体各512KB。 当A0=0时，选择访问偶存储体，偶存储体与数据总线的低8位相连，即从低8位数据总线读/写一个字节。当BHE=0时，选择访问奇存储体，奇存储体与数据总线的高8位相连，即从高8位数据总线读/写一个字节。,三、堆栈的概念,所谓堆栈是在存储器中开辟一个区域，用来存放需要暂时保存的数据。堆栈段是由段定义语句在存储器中定义的一个段，它可以在存储器1
30、MB空间内任意选定，容量小于64KB。段基址由SS指定，栈顶有堆栈指针SP指定，根据堆栈构成方式不同，堆栈指针SP指向的可以是当前栈顶单元，也可以是栈顶上的一个空单元，一般采用SP指向当前栈顶单元。堆栈的栈底设在存储器的高地址，堆栈地址由高向低生长。 对堆栈区的访问特点是：后进先出（先进后出）,2-4 8086系统配置,根据使用目的的不同，可以选择最大模式和最小模式的配置。两种模式的特点如表2-9所示：,一、最小模式系统,一片8284作为时钟发生器,3片8282/8283或74LS373作为地址锁存器,2片8286/8287或74LS245作为双向数据总线收发器,1. 地址锁存器8282（74
31、LS373，PC机用）,用于锁存地址，每片8位。 选通信号输入端STB和CPU的ALE端相连。 DI7-DI0接CPU的AD7-AD0 DO7-DO0就是系统地址总线的低8位。 OE为输出允许信号，低有效， DO7-DO0有效；高电平， DO7-DO0高阻抗。 20位（8086/8088采用20位地址线）地址用3片8282作为地址锁存器。第1片8282的DI7-DI0接CPU的AD7-AD0 ，第2片8282的DI7-DI0接CPU的AD15-AD8，第3片8282只用4个输入端 接CPU的AD19 -AD16。,8088中用1片8286，而8086中用2片8286。 由于在收发器中数据是双向
32、传输的，所以输入线和输出线也可以交换。 T控制数据传输方向：T=1， A7-A0为输入线；T=0， B7-B0为输入线。 OE是输出允许信号，决定了是否允许数据通过8286。OE=1，数据在两个方向上都不能传输。OE=0且T=1，A7-A0为输入线； OE=0 且T=0， B7-B0为输入线。 OE与CPU的DEN端相连。,2. 双向数据收发器8286（74LS245，PC机用）,3. 时钟脉冲发生电路8284A, 产生时钟信号OSC 内部时钟的同频信号CLK 内部时钟三分频信号，占空比1/3PCLK 内部时钟六分频信号，占空比1/2CSYNC 外部时钟的同频信号X1、X2 外接晶体，供内部振
33、荡器产生震荡频率EFI 外接时钟入端F/C 时钟输入选择，PC机中F/C接地，时钟由X1,X2所接晶振产生。PC机中14.31818MHz的外接晶体 CLK=4.77MHz 准备就绪信号ASYNC 为低电平时，表示READY输出时插入一个时钟周期延时。, 复位信号产生,输入RES经过斯密特触发器分频以后，在时钟同频下产生RESET信号送给CPU的RESET引脚，进行复位。 通常有以下两种情况会产生硬件复位信号： a 电源开关打开 b 按下机箱上的Reset按钮,分析微机系统启动过程：,1 微处理器接收到(连续4个时钟周期以上的) RESET信号以后，进行初始化工作：CS置为0FFFFH，其余寄
34、存器清零，指令队列清空。 2 从存储器0FFFF0H处开始执行程序，一般在此处放置一条跳转指令，例如：JMP 0F000H:0E05BH跳到系统复位程序开始的位置。 3 判断0040H:0072H处的数据是否是1234H，如果是：不进行硬件自检；否则进行硬件自检。 4 从磁盘的0面0道1扇区装入引导程序，装到0000:7C00H处，执行引导程序。 5 按引导程序的指令，顺序装入其他程序模块，完成操作系统的引导工作。说明：在3、4之间还要检查在C0000H开始的空间里是否还有其他固化在ROM里的程序，如果有，并且校验正确，则先执行这些程序。,2-5 8086CPU时序,1、基本概念总线操作：微处
35、理器通过总线来进行取指令、存取操作数等操作 工作时序：指令译码以后按时间顺序产生的确定的控制信号。时钟周期：时钟脉冲信号的一个循环时间叫一个时钟周期，又称为 一个“T”状态，是微处理器工作的最小时间单位。 指令周期：执行一条指令所需要的时间。总线周期：完成一次对存储器或I/O端口的操作所需要的时间。 2、总线操作总线读操作：取指令，读存储器，读I/O接口分类 总线写操作：写存储器，写I/O接口总线请求响应中断响应,3、时序分析,基本的总线周期时序分析基本的总线周期由4个T状态组成，记为：T1、 T2、 T3、 T4等待时钟周期Tw，在总线周期的T3和T4之间插入，总线处于等待状态空闲时钟周期T
36、i，在两个总线周期之间插入，总线处于空闲状态,最小方式下的读/写总线周期,读总线周期 写总线周期,说明：,T1状态 输出M/IO选择信号，该信号整个总线周期有效 输出传输方向控制信号DT/R 输出地址信号、BHE信号，并通过ALE控制锁存 T2状态 地址信号消失，AD0AD15进入高阻抗或开始发送数据 DEN信号开始有效，RD信号或WR信号有效 T3，Tw状态 在前沿检测READY信号， AD0AD15接收或发送数据 T4状态 读：在前沿进行采样，完成数据的接收 写：数据总线信号撤除，控制信号进入无效状态 检测总线上的中断请求、总线请求等信号,在读写周期中，判断是否插入Tw ：1、在T3的前沿检测READY引脚是否有效。 2、如果READY无效，在T3和它T4之间插入一个等效于T3的Tw ，转1。 3、如果READY有效，执行完该T状态，进入T4状态。,最大模式下的总线周期和小模式下的类似。区别在于小模式下由微处理器直接产生的控制信号在大模式下由总线控制器8288译码产生而已。此处略去,中断响应总线周期,说明：由连续两次中断响应信号组成，第一个信号表示CPU已 经响应中断请求，第二个信号驱动I/O接口电路将中断识别代码（中断类型码）通过低8位数据总线送给CPU。 两个信号之间不响应其它中断请求和总线请求，如果在最大工作模式，LOCK引脚在两个信号之间处于有效状态。,
