1、1参考书数字电子技术佘新平主编 华中科技大学出版社自测练习汇编（ 版权所有，未经允许不得复制 ）第 1 章 数制与编码自测练习：1. 二进制是（ ）为基数的数制。2. 对于二进制数来说，位是指（ ） 。3. 11010 是以（ ）为基数。4. 基数为 2 的数制被称为（ ） 。5. 基数为 10 的数制被称为（ ） 。6. 十进制数的权值为（ ） 。(a) 10 的幂 (b) 2 的幂 (c) 等于数中相应的位7. 二进制数的权值为（ ） 。(a) 10 的幂 (b) 2 的幂 (c) 1 或 0，取决于其位置8. 二进制计数系统包含（ ） 。(a) 一个数码 (b) 没有数码 (c) 两个数
2、码9. 二进制计数系统中的一位称为（ ） 。(a) 字节 (b) 比特 (c) 2 的幂10. 2 的 5 次方等于（ ） 。(a) 5 个 2 相加 (b) 5 个 2 相乘 (c) 2 乘以 511. 二进制整数最右边一位的权值为（ ） 。(a) 0 (b) 1 (c) 2 12. 二进制数中的最低有效位（LSB）总是位于（ ） 。(a) 最右端 (b) 最左端 (c) 取决于实际的数13. 二进制数（ ） 。(a) 只能有 4 位 (b) 只能有 2 位 (c) 可能有任意位14. MSB 的含义是（ ） 。(a) 最大权值 (b) 主要位 (c) 最高有效位15. LSB 的含义是（
3、） 。(a) 最小权值 (b) 次要位 (c) 最低有效位16. 1011102 + 110112 = （ ） 。17. 10002 1012 = （ ） 。18. 10102 1012 = （ ） 。19. 101010012 11012= （ ） 。20. 基数为 8 的数制被称为（ ） 。21. 八进制计数系统包含（ ） 。(a) 8 个数码 (b) 16 个数码 (c) 10 个数码22. 列出八进制中的 8 个符号（ ） 。23. 基数为 16 的数制被称为（ ） 。24. 列出十六进制中的 16 个符号（ ） 。225. 十六进制计数系统包含（ ） 。(a) 6 个数码 (b) 1
4、6 个数码 (c) 10 个数码自测练习：1. 10100102 = （ ） 8 。2. 110111101.101012 = （ ） 8 。3. 376.28 = （ ） 2 。4. 10100102 = （ ） 16 。5. 110111101.101012 = （ ） 16 。6. 3AF.E16 = （ ） 2 。7. 1111000011112 =（ ） 10 。8. 11100.0112 = （ ） 10 。9. 34.7510 = （ ） 2 。10. 207.58 = （ ） 10 。11. 376.12510 = （ ） 8 。12. 78.816 = （ ） 10 。13.
5、 9817.62510 = （ ） 16 。自测练习：1. BCD 3 个字母代表什么（ ） 。2. 要使用 BCD 码表示十进制数需要（ ） 。(a) 四位 (b) 二位 (c) 位数取决于数字3. BCD 码用于表示（ ） 。(a) 二进制数 (b) 十进制数 (c) 十六进制数4. 列出 3 种加权的 BCD 码（ ） 。5. 哪一种数码（ ）较易转换为十进制数。(a) BCD (b) 二进制码6. 679.810 = （ ） 8421BCD 。7. 9810 =（ ） 4221BCD 。8. 7510 = （ ） 5421BCD 。9. 9710 = （ ） 2421BCD 。10.
6、01100001.000001018421BCD = （ ） 10 。11. 111011.112 = （ ） 8421BCD 。12. XS3 代表（ ）码。13. （ ）BCD 码是一种非加权码。(a) 8421 (b) XS314. （ ）是 BCD 码。(a) 格雷码 (b) XS315. 1011.11102421BCD = （ ） XS3 。16. 65010 = （ ） XS3 。 17. 10000101XS3 = （ ） 10 。18. 100112 = （ ） Gray 。19. 011100Gray = （ ） 2 。20. 格雷码最重要的特性是，当计数每增加 1 时，
7、（ ）有 1 位状态改变。3(a) 不只 (b) 仅有21. 可同时表示数字和字母的二进制码称为（ ）码。22. ASCII 码有（ ） 。(a) 7 位 (b) 12 位 (c) 4 位23. ASCII 代表（ ） ，EBCDIC 代表（ ） 。24. 字母 K 的 ASCII 码为（ ） 。25. 微型计算机输入、输出的工业标准是 7 位（ ）码。26. EBCDIC 是一种常用于 IBM 设备中的（ ）位字母数字码。(a) 7 (b) 8 (c) 1227. 二进制补码中的（ ）位是符号位。(a) 最低 (b) 最高28. 十进制数-35 的 8 位二进制补码位（ ） 。29. 二进制
8、补码 11110001 所表示的带符号十进制为（ ） 。30. 已知x 原 = 1.1001，那么 x反 = （ ） 。31. 已知x 原 = 1.1001，那么 x补 = （ ） 。专业词汇汉英对照模拟：Analog字符码：Alphanumeric CodeASCII 码：American Standard Code for Information Interchange CodeBCD 码：Binary Coded Decimal二进制：Binary比特：Bit字节：Byte十进制：Decimal数字：DigitalEBCDIC：Extended Binary Coded Decimal
9、Interchange Code编码：Code格雷码：Gray十六进制：Hexadecimal最低有效位（LSB ）：Lest Significant Bit最高有效位（MSB）：Most Significant Bit数制：Number System八进制：Octal反码：Ones complement code基数：Radix Number基：Base原码：True code补码：Twos complement code权：Weight加权码：Weighted code余 3 码：Excess-3 code 第 2 章 逻辑门4自测练习： 1. 满足（ ）时，与门输出为高电平。(a) 只要
10、有一个或多个输入为高电平 (b) 所有输入都是高电平(c) 所有输入都是低电平2. 4 输入与门有（ ）种可能的输入状态组合？3. 对于 5 输入与门，其真值表有（ ）行， （ ）列？4. 与门执行（ ）逻辑运算。5. 满足（ ）时，或门输出为低电平。(a) 一个输入为高电平 (b) 所有输入都是低电平(c) 所有输入都是高电平 (d) (a)和(c)都对6. 4 输入或门有（ ）种可能的输入状态组合？7. 对于 5 输入或门，其真值表有（ ）行， （ ）列？8. 或门执行（ ）逻辑运算。9. 非门执行（ ）逻辑运算。10. 非门有（ ）个输入。自测练习：1. 2 输入与非门对应的逻辑表达式是
11、（ ） 。2. 满足（ ）时，与非门输出为低电平。(a) 只要有一个输入为高电平。 (b) 所有输入都是高电平(c) 所有输入都是低电平3. 当用两输入与门的一个输入端传输信号时，作为控制端的另一端应加（ ）电平。4. 对于 5 输入与非门，有（ ）种可能的输入变量取值组合。5. 对于 4 输入与非门，其真值表有（ ）行， （ ）列。6. 对于 8 输入与非门，在所有可能的输入变量取值组合中有（ ）组输入状态能够输出低电平？7. 或门和非门应该（ ）连接才能组成或非门？ 8. 满足（ ）时，或非门输出为高电平。(a) 一个输入为高电平。 (b) 所有输入都是低电平(c) 多于一个的输入是高电平
12、 (d) (a)和(c)都对9. 当二输入异或门的输入端电平（ ） （ 相同，不相同）时，其输出为 1。10. 将二输入异或门用作反相器时，应将另一输入端接（ ）电平。11. 当二输入同或门的输入端电平（ ） （ 相同，不相同）时，其输出为 1。12. 要使二输入变量异或门输出端 F 的状态为 0，A 端应该：(a) 接 B (b) 接 0 (c) 接 113. （ ）是异或门的表达式。(a) (b) (c)FABFBA14. 异或门可看作 1 的（ ） （奇、偶）数检测器。5自测练习：1. 集电极开路的与非门也叫（ ） ，使用集电极开路的与非门，其输出端和电源之间应外接（ ）电阻。2. 三态
13、门的输出端有（ ） 、 （ ）和（ ）三种状态。3. 三态门输出为高阻状态时， （ ）是正确的说法。 (a) 用电压表测量指针不动 (b) 相当于悬空 (c) 电压不高不低 (d) 测量电阻指针不动 4. 以下电路中可以实现“线与”功能的有（ ）： (a) 与非门 (b) 三态输出门 (c) 集电极开路门 5对于图 2-27（b）所示的三态与非门，当控制端 EN = 0 时，三态门输出为（ ） ；当EN = 1 时，三态门输出为（ ） 。自测练习： 1. 最流行的数字 IC 是（ ）和（ ）集成电路。2. 字母 TTL 代表（ ） ，3. 字母 CMOS 代表（ ） 。4. （ ）TTL 子系
14、列传输延时最短？（ ）TTL 子系列功耗最小？5. CMOS 门电路比 TTL 门电路的集成度（ ） 、带负载能力（ ） 、功耗（ ） 。6. 对于 TTL 集成电路，如用万用表测得某输出端电压为 2V，则输出电平为：(a) 高电平 (b) 低电平 (c) 既不是高电平也不是低电平7. 对于 TTL 集成电路，3V 输入为（ ）输入。(a) 禁止 (b) 高电平 (c) 低电平8. 对于 TTL 集成电路，0.5V 输入为（ ）输入。(a) 禁止 (b) 高电平 (c) 低电平9. 输入信号经多级门传输到输出端所经过的门越多，总的延迟时间就（ ） 。10. 扇出系数 N 越大，说明逻辑门的负载
15、能力（ ） （强，弱 ） 。11. 功耗极低是（ ）数字 IC 系列的显著特点。(a) CMOS (b) TTL12. （ ）集成电路的特点是具有很好的抗干扰能力。(a) CMOS (b) TTL13. 所有 TTL 子系列的（ ）特性都相同。(a) 速度 (b) 电压14. TTL 集成电路中， （ ）子系列速度最快。15. 下列（ ）不是 TTL 集成电路。(a) 74LS00 (b) 74AS00 (c) 74HC00 (d) 74ALS00图 2-36 例题 2-116专业词汇汉英对照晶体管-晶体管逻辑（TTL）：Transistor-Transistor LogicCMOS：Comp
16、lementary Metal-Oxide Semiconductor 求反：Complement双列直插式封装（DIP）：Dual in-line Package 扇出系数：Fan out 集成电路（IC）：Integrated Circuit反相：Inversion反相器：Inverter逻辑电平：Logic level金属氧化物半导体场效应管（MOSFET）：Metal Oxide Semiconductor Field Effect Transistor与门：AND gate与非门：NAND gate或非门：NOR gate非门：NOT gate集电极开路门（OC）： Open Col
17、lector Gate或门：OR gate功耗：Power Dissipation传输延时：Propagation delay表面贴焊技术（SMT）：Surface-Mount Technology真值表：Truth Table三态门（TS）：Three State Gate线与：Wired-AND异或门（XOR）：Exclusive OR Gate异或非门（XNOR）：Exclusive NOR Gate第 3 章 逻辑代数基础自测练习1逻辑代数有（ ） 、 （ ）和（ ）三种基本逻辑运算。2逻辑代数的三个规则是指（ ） 、 （ ）和（ ） 。3下面（ ）等式应用了交换律：(a) AB=BA
18、 (b) A=A+A (c) A+B=B+A (d) A+(B+C)=(A+B)+C4下面（ ）等式应用了结合律：(a) A(BC)=A(BC) (b) A=A+A (c) A+B=B+A (d) A+(B+C)=(A+B)+C5下面（ ）等式应用了分配律：(a) A(B+C)=AB+AC (b) A(BC)=A(BC) (c) A(A+1)=A (d) A+AB=A6逻辑函数 的反函数 （ ） ，对偶函数 （ ） 。()FABCDF*F7逻辑函数 的反函数 （ ） ，对偶函数 （ ） 。E8自对偶函数 F 的特征是（ ） 。自测练习:1 可化简为 （ ） 。AB72 可化简为 （ ） 。()
19、FABCDF3 可化简为 （ ） 。4 可化简为 （ ） 。()()B5 可化简为 （ ） 。FACF6 可化简为 （ ） 。D7 可化简为 （ ） 。B8采用配项法， 可化简为 （ ） 。FACBF9 可化简为 （ ） 。DEGH自测练习1逻辑函数表达式有（ ）和（ ）两种标准形式。2由 n 个变量构成的任何一个最小项有（ ）种变量取值使其值为 1，任何一个最大项有（ ）种变量取值使其值为 1。3n 个变量可构成（ ）个最小项或最大项 。4标准或与式是由（ ） （最小项，最大项）构成的逻辑表达式 。5逻辑函数 的最小项之和的形式 （ ） 。FBCDABCFm6将标准与或表达式 F（ A， B
20、， C） =m （0，2，7，6 ）改写为标准或与表达式为（ ） 。7逻辑函数 的标准或与表达式为（ ） 。8逻辑函数 的标准与或表达式为（ ） 。9逻辑函数 的真值表为（ ） 。BCAF10逻辑函数 的标准与或表达式为（ ） 。()()DA11.逻辑函数 的标准或与表达式为（ ） 。12如题 12 所示真值表，则对应的与或逻辑表达式为（ ） 。题 12 真值表8自测练习1卡诺图相邻方格所代表的最小项只有（ ）个变量取值不同。2n 变量卡诺图中的方格数等于（ ） 。3卡诺图的方格中，变量取值按（ ） （二进制码，格雷码）顺序排列。4如题 4 所示 3 变量卡诺图，左上角方格对应的 A、 B、
21、C 变量的取值为 000，它代表的最小项为（ ） ，最大项为（ ） 。题 4 图5在题 4 所示 3 变量卡诺图中，最小项 对应的方格为（ ） 。ABC6在题 4 所示 3 变量卡诺图中，最大项 对应的方格为（ ） 。73 变量逻辑函数 的卡诺图表示为( )。F83 变量逻辑函数 的卡诺图表示为( )。)9. 3 变量逻辑函数 的卡诺图表示为( )。(ABC10.某 3 变量逻辑函数 F 的约束条件为 ，则它包含的无关项为（ ） 。 0A专业词汇汉英对照逻辑变量：Logic Variable反变量：Complement of Variable逻辑函数：Logic Function逻辑图：Log
22、ic diagram交换律：Commutative LawA B C F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 101010101ABC 0 1000111109结合律：Associative Law分配律：Distributive Law摩根定理：DeMorgans Theorems化简：Simplify最小项：Miniterm最大项：Maxterm相邻项：Adjacencies无关项：“Dont care ”term逻辑表达式：Logic exppression标准与或表达式：Standard Sum-of- Products标准或与表达式：Stand
23、ard Product-of- Sums卡诺图：Karnaugh Map第 4 章 组合逻辑电路自测练习1若用 74LS00 实现函数 ，A 、 B 分别接 74LS00 的 4、5 脚，则输出 F 应接到74LS00 的（ ）脚。274HC54 芯片处于工作状态，如果其 1、2、12、13 脚分别接逻辑变量 A、B、C、D，当 35 脚，911 脚都接逻辑 0 时，输出为（ ） ；而当 35 脚，911 脚都接逻辑 1 时，输出又为（ ） 。3若要实现函数（） （） ，则用哪种芯片的数量最少（ ）(a) 74LS00 (b) 74LS02 (c) 74HC58 (d) 74HC544实现逻辑
24、函数 可以用一个( )门；或者用( )个与非门；或ACBF者用( )个或非门。5下面真值表所对应的输出逻辑函数表达式为 F=（ ） 。题 5 真值表自测练习1二进制编码器有 8 个输入端，应该有（ ）个输出端。2三位二进制优先编码器 74LS148 的输入 2，4，13 引脚上加入有效输入信号，则输出代A B C F0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10011010110码为（ ） 。3二-十进制编码器有（ ）个输出端。4二十进制优先编码器 74LS147 的输入端第 3、12、13 引脚为逻辑低电平，则输出第6 脚为逻辑（ ）电平，第 7 脚为逻辑
25、（ ）电平，第 9 脚为逻辑（ ）电平，第14 脚为逻辑（ ）电平。574LS148 输入端中无有效信号时，其输出 CS 为（ ） ，EO 为（ ） 。674LS148 输出端代码以（ ） （原码，反码）形式出现。774LS147 输入端为（ ）电平有效，输出端以（ ） （原码，反码）形式出现。8图 4-24 是用两片 74LS148 接成的一个 164 线优先编码器，输入信号 EI 为输入使能端，输出信号 EO 为（ ） ，CS 为（ ） 。自测练习1 （ ） （译码器、编码器）的特点是在任一时刻只有一个输入有效。2 （ ） （译码器、编码器）的特点是在任一时刻只有一个输出有效。3二进制译码
26、器有 n 个输入端， （ ）个输出端。且对应于输入代码的每一种状态，输出中有（ ）个为 1（或为 0） ，其余全为 0（或为 1） 。4由于二-十进制译码器有（ ）根输入线， （ ）根输出线，所以又称为（ ）线- （ ）线译码器。5对于二进制译码器，其输出为（ ）的全部最小项。674LS138 要进行正常译码， 必须满足 G1=（ ） ，G 2A=（ ） ，G 2B=（ ） 。7当 74LS138 的输入端 G1=1 ，G 2A=0，G 2B=0，A 2A1A0=101 时，它的输出端（ ）（Y 0Y7）为 0。874LS138 有（ ）个输出端，输出（ ）电平有效。974LS42 有（ ）个
27、输出端，输出（ ）电平有效。1074LS47 可驱动共（ ）极数码管，74LS48 可驱动共（ ）极数码管。11当 74LS48 的输入端 LT=1，RBI=1，BI/RBO=1 ，DCBA =0110 时，输出端 abcdefg=( )；当 BI/RBO=0，而其它输入端不变时，输出端 abcdefg=( )。12图 4-34 是将 3-8 译码器 74LS138 扩大为 4-16 译码器。其输入信号 A、 B、 C、 D 中（ ）为最高位。13如果用译码器 74LS138 实现 ，还需要一个（ ） （2，3）输FABC入端的与非门，其输入端信号分别由 74LS138 的输出端（ ） （Y
28、0Y7）产生。自测练习1仅用数据选择器（例如 8 选 1 MUX、4 选 1 MUX）无法实现的逻辑功能是：(a)数据并/串变换；(b) 数据选择；(c) 产生逻辑函数。2一个十六选一数据选择器，其地址输入端有（ ）个。(a)16 (b)2 (c)4 (d)83设 A1、A 0 为四选一数据选择器的地址输入端，D 3、 D2、 D1、 D0 为数据输入端，Y 为输出端，则输出 Y 与 A1、A 0 及 Di 之间的逻辑表达式为( )。(a). 30120101 A(b). 01(c). 3012010111(d) 3012010101 DADA4参看图 4-34，如果 74LS151 的 G=
29、0，A 2A1A0=011，则 Y=（ ） ，如此时输入端 D0D7均为 1，则 Y=（ ） 。5参看图 4-34，如果 74LS151 的 G=1，则 Y=（ ） ，W=（ ） 。此时输出与输入（ ） （有关，无关） 。6参看题 6 图，如果变量 A、B 取值为 11，输出 Y 为（ ）；变量 A、B 取值为00，输出 Y 为（ ）。自测练习1半加器有（ ）个输入端， （ ）个输出端；全加器有（ ）个输入端， （ ）个输出端。2两个四位二进制数 1001 和 1011 分别输入到四位加法器的输入端，并且其低位的进位输入信号为 1，则该加法器的输出和值为（ ） 。3串行进位的加法器与并行进位的
30、加法器相比，运算速度（ ） （快，慢） 。4 （1100-1011） 补码 =（ ） ， （1000-1011） 补码 =（ ） ， （1000-1011） 原码 =（ ） 。5使用两个半加器和一个（ ）门可以构成一个全加器。6设全减器的被减数、减数和低位来的借位数分别为 A、B、C，则其差输出表达式为（ ） ，借位输出表达式为（ ） 。自测练习1将二进制数 A=1011 和 B=1010 作为 74LS85 的输入，则其三个数据输出端 L1(AB )为（ ） ， L2(AB) 为（ ）和 L3(AB) 为（ ） 。274LS85 不进行级联时，其三个级联输入端 A B、 A C1 FF01K
31、1JC1 FF11KQ0Q1CP1 11JC1 FF01K1JC1 FF11K16题 5 图（b）6一个模 7 的计数器有（ ）个计数状态，它所需要的最小触发器个数为（ ） 。7计数器的模是（ ） 。（a）触发器的个数（b）计数状态的最大可能个数（b）实际计数状态的个数84 位二进制计数器的最大模是（ ） 。（a）16 （b）32 （c）4 （d）89模 13 计数器的开始计数状态为 0000，则它的最后计数状态是（ ） 。自测练习1与异步计数器不同，同步计数器中的所有触发器在（ ） （相同，不同）时钟脉冲的作用下同时翻转。2在考虑触发器传输延迟的情况下，同步计数器中各 Q 输出端相对于时钟脉
32、冲的延迟时间（ ） （相同，不同） 。3在考虑触发器传输延迟的情况下，异步计数器中各 Q 输出端相对于时钟脉冲的延迟时间（ ） （相同，不同） 。4采用边沿 JK 触发器构成同步 22 进制加法计数器的电路为（ ） 。5采用边沿 JK 触发器构成同步 22 进制减法计数器的电路为（ ） 。6采用边沿 JK 触发器构成同步 2n 进制加法计数器，需要（ ）个触发器，第一个触发器FF0 的输入信号为（ ） ，最后一个触发器 FF(n-1) 的输入信号为（ ） 。7采用边沿 JK 触发器构成同步 3 进制加法计数器的电路为（ ） 。82 3 进制加法计数器的最大二进制计数是（ ） 。自测练习174L
33、S161 是（ ） （同步，异步） （ ） （二，十六）进制加计数器。274LS161 的清零端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）清零。374LS161 的置数端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）置数。4异步清零时与时钟脉冲（ ） （有关，无关） ；同步置数时与时钟脉冲（ ） （有关，无关） 。574LS161 的进位信号 RCO 为一个（ ） （正，负）脉冲；在（ ）条件下产生进位信号。6在（ ）条件下，74LS161 的输出状态保持不变。（a）CLR=1 （b）LD=1 （c）ET=0 EP=0 （d）ETEP=0774LS161 进行正常计
34、数时，每来一个时钟脉冲（ ） （上升沿，下降沿） ，输出状态加计数一次。874LS161 进行正常计数时，相对于时钟脉冲而言，其输出 Q0 是（ ）分频输出，Q 1是（ ）分频输出，Q 2 是（ ）分频输出，输出 Q3 是（ ）分频输出，进位信号 RCO是（ ）分频输出。974LS192 是（ ） （同步，异步） （ ） （二，十）进制可逆计数器。171074LS192 的清零端是（ ） （高电平，低电平）有效，是（ ） （同步，异步）清零。11当 74LS192 连接成加法计数器时， CPD、CP U 的接法是（ ） 。（a）CP U1 CPD=1 （ b）CP U1 CPD=CP（c）CP
35、 UCP CPD=1 （d）CP UCP CPD=012对于 74LS93，将计数脉冲从 CPA 输入，Q A 连接到 CPB 时， （ ）（Q A，Q D，Q C，Q B）是最高位；（ ） （Q A，Q D，Q C， QB）是最低位。13对于 74LS90，将计数脉冲从 CPA 输入，Q A 连接到 CPB 时，构成（ ） （8421BCD 码，5421BCD 码）十进制加计数器。这时， （ ） （Q A，Q D，Q C，Q B）是最高位；（ ）（Q A，Q D，Q C，Q B）是最低位。14对于 74LS90，将计数脉冲从 CPB 输入，Q D 连接到 CPA 时，构成（ ） （8421B
36、CD 码，5421BCD 码）十进制加计数器。这时， （ ） （Q A，Q D，Q C，Q B）是最高位；（ ）（Q A，Q D，Q C，Q B）是最低位。1574LS90 构成 8421BCD 码的十进制加计数器时， （ ）可作为进位信号；它构成5421BCD 码的十进制加计数器时， （ ）可作为进位信号。1674LS90 的异步清零输入端 R0(1)、R 0(2)是（ ） （高电平，低电平）有效。1774LS90 的异步置 9 输入端 S9(1)、S 9(2) 是（ ） （高电平，低电平）有效。1874LS90 进行正常计数时，每来一个时钟脉冲（ ） （上升沿，下降沿） ，输出状态加计数一
37、次。1974LS90 进行 8421BCD 码加计数时，相对于时钟脉冲而言，其输出 QA 是（ ）分频输出，Q B 是（ ）分频输出，Q C 是（ ）分频输出，输出 QD 是（ ）分频输出。20采用两片 74LS161，按照异步方式构成多进制计数器时，如果将低位片的进位信号RCO 直接连接到高位片的时钟脉冲输入端，这样构成的是（ ）进制计数器。21两片 74LS161 构成的计数器的最大模是（ ） ，如果它的某计数状态为 56，其对应的代码为（ ） 。22两片 74LS90 构成的计数器的最大模是（ ） ，如果它的某计数状态为 56，其对应的代码为（ ） 。23在数字钟电路中，24 进制计数器
38、（ ） （可以，不可以）由 4 进制和 6 进制计数器串接构成。24在数字钟电路中，60 进制计数器（ ） （可以，不可以）由 6 进制和 10 进制计数器串接构成。专业词汇汉英对照寄存器：Register移位寄存器：Shift Register串行输入/串行输出：Serial In/Serial Out串行输入/并行输出：Serial In/Parallel Out并行输入/串行输出：Parallel In /Serial Out并行输入/并行输出：Parallel In/Parallel Out清零：CLEAR置数：LOAD同步：Synchronous异步：Asynchronous18模：
39、Module计数器：Counter可逆计数器：Up/Down Counter时序图：Timing diagram进位输出：RIPPLE CARRY OUTPUT级联：Cascade十进制：Decade状态转换图：State diagram递增：Increment数字钟：Digital Clock第 7 章 时序逻辑电路的分析与设计自测练习1时序逻辑电路由组合电路和（ ）共同组成。2时序电路的特点之一是存在（ ）回路。3按照电路的工作方式，时序逻辑电路可以分为（ ）和（ ）两大类。4一个同步时序逻辑电路可用（ ）方程、 （ ）方程和（ ）方程来描述。5Mealy 型时序电路的输出与（ ）有关；M
40、oore 型时序电路的输出与（ ）有关。6分析题 6 表 1 和题 6 表 2， （ ）表是 Moore 型时序电路， （ ）表是 Mealy 型时序电路。题 6 表 1题 6 表 2自测练习1.已知某同步时序逻辑电路的驱动方程为： ，X 为输入信010, nJKJQ号。则其状态方程为（ ）和（ ） 。 2已知某同步时序逻辑电路的状态方程为 。则它共有（ ）1100, nnnQ现态 输入 0 输入 1 说明A B/1 C/0B B/0 A/1C A/0 C/0 次态 / 输出现态 输入 0 输入 1 输出W Y X 0X X Y 1Y X W 019不同状态，相应的状态转换图为（ ） 。其中有
41、（ ）个无效状态，电路（ ） （能，不能）自启动。3已知某同步时序逻辑电路的状态方程为 ，输出 。1100, nnnQQ10nZ试完成题 3 表所示的状态表。题 3 表现态Q1n Q0n次态Q1n+1Q0n+1输出Z000110114已知某异步时序逻辑电路的状态方程为 (CP 由 10 时有效)，1nQ( 由 10 时有效 )，输出 。试完成题 4 表所示的状态表。10nQn 10Z题 4 表现态Q1n Q0n 次态 /输出 Z10n0 00 11 01 15已知某时序逻辑电路的输出波形如题 5 图所示，则它的状态转换图为（ ） 。题 5 图自测练习1若化简后的状态数为 M，需要的代码位数为
42、n，则 M 和 n 的关系为（ ） 。2构造一个模 10 的同步计数器，需要（ ）个触发器。3设计一个同步 5 进制加计数器，至少用（ ）位代码对各个状态进行编码，共有（ ）种不同的编码方案。4有一序列脉冲检测器，当连续输入信号 110 时，该电路输出 1，否则输出 0。则它的原Q0Q1CP1 2 3 420始状态图为（ ） 。5已知一原始状态图如题 4 图所示，则它的简化状态图为（ ） 。题 4 图6已知状态表如题 6 表所示，如果采用 JK 触发器，则输出方程为（ ） ，状态方程为（ ） ，驱动方程为（ ） 。题 6 表次态 Q1n+1Q0n+1/输出 Z 现态 Q1n Q0nX=0 X=
43、100 00/0 01/001 00/0 11/011 00/1 11/0专业词汇汉英对照时序逻辑电路：Sequential logic circuitMealy 型：Mealy ModelMoore 型：Moore Model状态图：State diagram状态表：State table现态：Present state次态：Next state分析过程：Analysis Procedure设计过程：Synthesis Procedure特性方程：Characteristic equation驱动方程：Excitation equation状态方程：State equation输出方程：Ou
44、tput equation第 8 章 A/D 和 D/A自测练习1D/A 转换器的转换特性，是指其输出（ ） （模拟量，数字量）和输入（ ）（模拟量，数字量）之间的转换关系。S00/0S1 S2 S30/01/0 1/0 1/10/0 0/0 X/Z1/1212如果 D/A 转换器输入为 n 位二进制数 Dn-1Dn-2D1D0，K v 为其电压转换比例系数，则输出模拟电压为（ ） 。3常见的 D/A 转换器有（ ）D/A 转换器、 （ ）D/A 转换器、（ ）D/A 转换器、 （ ）D/A 转换器、以及（ ）D/A 转换器等几种类型。4如分辨率用 D/A 转换器的最小输出电压 VLSB 与最
45、大输出电压 VFSR 的比值来表示。则 8位 D/A 转换器的分辨率为（ ） 。5已知转换电路中，当输入数字量为 10000000 时，输出电压为 6.4V，则当输入为01010000 时，其输出电压为（ ） 。自测练习1A/D 转换器的转换过程通过（ ） 、 （ ） 、 （ ）和（ ）四个步骤完成。2A/D 转换器采样过程中要满足采样定理，即采样频率（ ）输入信号的最大频率。3A/D 转换器量化误差的大小与 ( )和( )有关。4A/D 转换器按照工作原理的不同可分为（ ）A/D 转换器和（ ）A/D转换器。5如果将一个最大幅值为 5.1V 的模拟信号转换为数字信号，要求模拟信号每变化 20
46、mV能使数字信号最低位 LSB 发生变化，那么应选用（ ）位的 A/D 转换器。6已知 A/D 转换器的分辨率为 8 位，其输入模拟电压范围为 05V ，则当输出数字量为10000001 时，对应的输入模拟电压为（ ） 。专业词汇汉英对照模数转换器（ADC）：Analog to Digital Converter数模转换器（DAC）：Digital to Analog Converter权电阻数模转换器：Weighted resistor DAC倒 T 型数模转换器：Inverted ladder DAC双积分型模数转换器：Dual slope ADC逐次比较型模数转换器：Successive approximation ADC参考电压：Reference voltage分辨率：Resolution转换精度：Accuracy线性度：Linearity建立时间
