1、Xilinx ISE 13.4软件使用方法 本章将以实现一个如图所示的 4为加法器为例，来介绍 Xilinx ISE13.4开发流程，并且最终下载到实验板 BASYS2中运行。 4 位 加 法 器C 0C1A 0A 1A 2AB0B1B2B3S 0S1S2S 331.建立工程 运行 Xilinx ISE Design Suite 13.4，初始界面如图 F2所示 F1 软件初始 状态表 选择 File-New Project，该对话框显示用向导新建工程所需的步骤。 在 Name 栏中输入工程名称（ 注意：以下所有 不能含有中文 字符 或空格），如 “test”。 在 Location 栏中选择
2、想要存放的工程位置 ， 如 “E:codeXilinxtest”。顶层语言选项栏中选择 “HDL”语言。 设置 向导最终设置效果如图 F2所示 F2 路径信息 设置表 点击 “Next”， 进入芯片型号选择界面 。在 本界面中，根据 BASYS2实验板 上的芯片型号进行相关设置， 设置 效果如图 F3 所示。 F3 芯片信息 选择表 点击“ Next”， 出现如图 F4所示 工程 信息汇总表格。 F4 工程信息 汇总表 点击 “Finish”完成 设置。 2新建 Verilog文件 在 F5 所示界面中 ，如图所示的 区域内 右击鼠标 ， 选择 “New Source”， 出现F6对话框。 F
3、5 在 File name栏 中键入 verilog文件的名称，如 “test”。 F6 点击“ Next”，在本界面 中将 设置 加法器的输入输出引脚数量，如图 F1所示的加法器共有 A、 B、 C0、 S和 C1， 5组 引脚，其中 A、 B和 S为 4位 总线形式，因此设置 结果 如图 F7 所示。 F7 点击 “Next”，出现 Verilog新建 信息汇总表。 F8 点击 “Finish”， 完成 Verilog新建 工作。 3逻辑 设计 输入 代码 在输入完成 后， 双击 “Check Syntax”对 代码进行语法检测。 F9 4.仿真 验证 在 完成语法检测模块后，可以根据需要
4、对 系统 进行仿真测试， 下面 将详细介绍 具体 的实验步骤 。首先 ，点击 如图 F10 所示 的 “Simulation”选项， 将当前工程切换至仿真模式下。 module test( C0, A,B,C1,S ); input C0; input 3:0 A; input 3:0 B; output 3:0 S; output C1; reg3:0 S; reg C1; always (A or B or C0) begin S = A + B + C0; if(A + B + C0 15) C1 = 1; else C1 = 0; end endmodule F10 然后 ，在 如图
5、F11所示区域 右击 鼠标，选择 “New Source”选项 F11 选择“ Verilog Test Fixture”选项，添加测试文件， 在“ File Name”栏 中为测试文件命名，如 “test_Fixture”。一直点击“ Next”，直至点击 “Finish”完成 设置。 F11 在新建 仿真文件后， 将文本 中 Initial Begin和 end之间的 内容 修改为 如下内容。 完成 文本输入后， 在 F12所示 的界面中 ， 首先 在 左上区域内 选中 “ test_Fixture”，然后双击左下区域内的 “Simulate Behavioral Model”进入 仿真界
6、面。 仿真 界面效果initial begin C0 = 0; A = 4b0001; B = 4b0100; #100; C0 = 0; A = 4b0101; B = 4b1010; #100; C0 = 1; A = 4b0101; B = 4b1010; #100; C0 = 0; A = 4b0001; B = 4b1111; #100; end 图如图 F13所示。 F12 F13 5.锁定引脚 关闭 仿真界面， 显示 如图 F14 所示界面， 首先 将工程切换至 “Implementation”状态 ，然后 在 左上区域内右击鼠标 ， 为工程添加 “Implementation
7、Constraints Files”选项。 F14 在 “Files Name”选项中 命名引脚文件，如 “Test_ICF”。 F15 在 引脚锁定文件中，输入引脚映射关系。 效果 如图 F16所示。 F16 6.综合 文件 选择如图 F17所示 的 test.v文件 ， 然后 双击 “Synthesize - XST”进行综合 。 F17 双击 “Implement Design”。 F18 7.生成 .bit文件 并下载 双击“ Generate Programming Files”文件 ，生成 .bit文件。 F19 双击 “Configuration Target Device”-“
8、Management Configuration Project”进入 下载界面。 F20 进入下载界面后， 双击 “Boundary Scan”，在 右侧 区域内右击鼠标，在下拉菜单中选择 “Initialize Chain”。 F21 （首先 ，取消所有 弹出的 对话框） 这时将 出现如图 F22所示的界面，然后 然后 双击如图 F22中所框选的 芯片 ，然后 选择 已经 生成 的 .bit文件， 如图 F23所示。 F22 F23 在 弹出的对话框中， 选择“ No” F24 然后 ，鼠标右键选择图 F22 中 的芯片 ， 选择下拉菜单中的 “Program”选项。在确认 弹出的对话框中
9、 的芯片 信息后，点击 “ OK”进行下载。 F25 附录 BASYS2 开发板引脚分配表 引脚名 引脚号 注释 引脚名 引脚号 注释 SW0 P11 拨码开关 BTN0 G12 按键，按下时 对应高电平 SW1 L3 BTN1 C11 SW2 K3 BTN2 M4 SW3 B4 BTN3 A7 SW4 G3 CA L14 数码管对应的字段 ,低 电平有效 SW5 F3 CB H12 SW6 E2 CC N14 SW7 N3 CD N11 LED0 M5 LED 指示灯，高电平时点亮 CE P12 LED1 M11 CF L13 LED2 P7 CG M12 LED3 P6 DP N13 LED4 N5 AN0 K14 数码管对应的选通字段， 低 电平有效 LED5 N4 AN1 M13 LED6 P4 AN2 J12 LED7 G1 AN3 F12 CLK_50 B8 50M 时钟输入
