1、实验目的与要求：VGA 控制器设计实现显示器条纹显示要求：通过 FPGA 板的 VGA 接口在显示器上显示一幅 640*480 由六条不同颜色的条纹组成的图像。实验内容：VGA 简介VGA 彩色显示器，彩色是由 R、G、B（红、绿、蓝）三基色组成，CRT 用逐行扫描方式实现图像显示，由 VGA 控制模块产生的水平同步信号(HS)和垂直同步信号(VS)控制阴极射线枪产生的电子束，打在涂有荧光粉的荧光屏上，产生 R、G、B 三基色，合成一个彩色像素。扫描从屏幕的左上方开始，由左至右，由上到下，逐行进行扫描，每扫完一行，电子束回到屏幕下一行的起始位置，在回扫期间，CRT 对电子束进行消隐，每行结束是
2、用行同步信号 HS 进行行同步；扫描完所有行，再由场同步信号 VS 进行场同步，并使扫描回到屏幕的左上方，同时进行场消隐，预备下一场的扫描。显示需要R，G，B ，Hsync(行同步)，Vsync( 帧同步)五个信号输出到显示器，本设计按照 VGA 工业标准输出 640*48060Hz.对应的时序如下：图 1 VGA 接口信号基本时序图图 2 FPGA 板上的 VGA 接口图 3 VGA(640*48060Hz)时序图VGA 显示的设计模块为：V G A 显示模块c l kr s t _ nv sh srgb说明：设计中 FPGA 板的 VGA 接口将 R，G，B 分别设为定义为 2 位，3 位
3、，3 位，例如显示红色 RGB 可以输出为 11000000,绿色输出为 00111000，蓝色输出为 00000111.表 1 25MHz 640*48060Hz 模式下 VGA 的时序规格说明1. 像素时钟配置为 25Mhz。2. 编写代码时，需要用到的常数参考表一。3. 输出到显示器上的条纹为从上到下依次为 R G B R G B（640*80） 。4. 本实验使用 FPGA 板：Sparant3EXC3S500E（建 project 时，需要选择板的型号） 。实验方法、步骤：1、基本设计思想如下图所示：分为这四个模块，产生 Hsync(行同步)，Vsync(帧同步)以及 RGB 色彩的
4、输出。2、具体设计 VHDL 代码library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity main isport(clk,rst:in std_logic;Vsync,Hsync:out std_logic;data:out std_logic_vector(7 downto 0);end main;architecture Behavioral of main iscomponent dcn is -DCM 分频模块，输出 25M
5、时钟port ( CLKIN_IN : in std_logic; RST_IN : in std_logic; CLKFX_OUT : out std_logic; -输出时钟 CLKIN_IBUFG_OUT : out std_logic; LOCKED_OUT : out std_logic);end component;signal div_25m,Nrst: std_logic;signal Vsys_20b:std_logic_vector(19 downto 0);signal Hsys_10b:std_logic_vector(9 downto 0);signal data_V
6、send,data_Hsend:std_logic;signal Scan_16b:std_logic_vector(15 downto 0);signal Scan_clc:std_logic;signal data_sel:std_logic_vector(1 downto 0);begin div:dcn port map(clk,Nrst,div_25m,open,open); -分频模块Nrst=8000 and Vsys_20b=9600 and Vsys_20b=32800 and Vsys_20b=16 and Hsys_10b=112 and Hsys_10b=160 and
7、 Hsys_10b data data data data=“00000000“; end case;elsedata=“00000000“;end if;end if;end process; end Behavioral;UCF 管脚定义 ：NET “clk“ LOC = “P183“;NET clk IOSTANDARD = LVCMOS33;NET “rst“ LOC = “P142“;#NET “rst“ PULLUP;NET “rst“ IOSTANDARD = LVCMOS33;NET “data(0)“ LOC = “P74“; #NET “data(1)“ LOC = “P7
8、5“; #NET “data(2)“ LOC = “P76“; #NET “data(3)“ LOC = “P77“; #NET “data(4)“ LOC = “P78“; #NET “data(5)“ LOC = “P82“; #NET “data(6)“ LOC = “P83“; #NET “data(7)“ LOC = “P89“; #NET “Vsync“ LOC = “P68“; #NET “Hsync“ LOC = “P69“; #DCM 设置：综合结果：综合分析：仿真波形实际测试：实验结论：本实验设计达到了实验要求，产生了预期效果，通过本实验 ，进一步了解了 如何设计 FPGA 外部设备的 驱动时钟，对计数器的设计有了更深一步的认识。进一步熟悉了 FPGA 涉及的过程以及方法 指导教师批阅意见：成绩评定：指导教师签字：年 月 日备注：注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。2、教师批改学生实验报告时间应在学生提交实验报告时间后 10 日内。
