1、PCIE 系统架构及物理层一致性测试2011/1/212 高速信号完整性工程师培训课程PCIE系统架构PCIE2011/1/213 高速信号完整性工程师培训课程PCIE 协议的分层设备核心设备核心逻辑接口处理层（事务层）数据链路层物理层PCIE设备 A设备核心设备核心逻辑接口处理层（事务层）数据链路层物理层PCIE设备 B2011/1/214 高速信号完整性工程师培训课程PCIE 各层的主要功能 1.处理层 /事务层 (Transaction Layer):处理层按功能可以分为主要负责存储器， I/O，配置，消息事务的处理，具体动作包括地址空间的寻址，路由，流量控制，中断处理，端口以及虚拟通道
2、的仲裁， QOS，高级电源管理，寄存器配置等。 2.数据链路层 (Data Link Layer):数据链路层主要是保证各链路完整的对数据进行传输，具体动作包括对处理层数据进行封包，链路层 CRC检测，接收应答，链路层初始化等。 3 物理层 (Physical Layer)物理层又分为逻辑物理层和电气物理层，进行各链路的物理传输，具体动作包括对上层数据进行封包，字节拆分，加扰， 8b/10b编码，链路定向和初始化，链路电源管理，复位，物理信号的传输等。2011/1/215 高速信号完整性工程师培训课程系统发送 /接收逻辑处理层数据包 （ TLP）头 数据 ECRC每条 VC的发送缓冲区流控虚拟
3、信道管理排序处理层数据包 （ TLP）头 数据 ECRC每条 VC的发送缓冲区链路数据包序列 TLP LCRC链路数据包 (DLLP) ACK/NAK CRCTLP错误检查多路复用器链路数据包序列 TLP LCRC链路数据包 (DLLP) ACK/NAK CRCTLP重放缓冲区多路复用器内存， I/O,配置请求或消息请求发送发送 接收物理数据包开始 链路数据包 结束编码并串转换差分驱动输出物理数据包开始 链路数据包 结束解码串并转换差分接收链路定向端口处理层链路层物理层2011/1/216 高速信号完整性工程师培训课程物理层发送 /接收逻辑发送缓冲区 开始 /结束 /空闲 /填充代码来自链路层
4、的数据多路复用器字节拆分 (通道 N=0,1,2.31)扰频器8b/10b编码器并串转换扰频器8b/10b编码器并串转换N=0,1,2N发送器本地 PLL发送时钟N=0,1,2NTX TX 接收数据缓冲区去处开始 /结束 /空闲 /填充字符和数据包检查字节反拆分 (通道 N=0,1,2.31)去扰频器8b/10b解码器串并转换 /弹性缓冲区去扰频器8b/10b解码器串并转换 /弹性缓冲区N=0,1,2N接收器本地 PLL接收时钟N=0,1,2NRX RX 恢复时钟恢复时钟发往链路层的数据控制字符D/K#D/K#D/K# D/K#D/K#D/K#D/K#D/K#D/K#D/K#2011/1/21
5、7 高速信号完整性工程师培训课程物理层各部分逻辑功能 -多路复用逻辑多路复用逻辑将来自缓冲区的数据包字符选通到字节拆分逻辑（仅在链路实现多通道数据传输时才需要），多路复用器的输入内容主要有以下四项： 1：发送数据缓冲区。选通时 D/K#置为高电平。 2：开始 /结束字符。这些控制字符被附加到每个 TLP和 DLLP的开始和结束位置。如 STP,SDP; End Good TLP, End Bad TLP.此时 D/K#信号被置为低电平。 3：有序集。有序集包括 K字符和 D字符。 4：逻辑空闲序列。在无数据发送时，链路会发送逻辑空闲字符，而不是让链路处于浮空状态，保证链路有信号切换，从而使接收
6、器的 PLL能与发送器时钟保持同步。它由 D字符构成。2011/1/218 高速信号完整性工程师培训课程物理层各部分逻辑功能 -字节拆分逻辑 当一个端口实现有多条数据通道 (lane)时，数据包的数据由字节拆分逻辑部件拆分到2,4,6,8,16,32条通道上。字符 0字符 2字符 1字符 4字符 3字符 6字符 8字符 5字符 4字符 7字符 9字符 0字符 5字符 2字符 6字符 10字符 1 字符 3字符 7字符 11Lane 0 Lane 3Lane 1 Lane 2以 PCIE 4X为 例2011/1/219 高速信号完整性工程师培训课程物理层各部分逻辑功能 -扰频器 扰频器可阻止发送
7、数据流中重复模式的生成，重复模式会导致大量能量集中在某些离散的频率上，进而生成大量 EMI噪音。通过加扰传输的数据可以消除重复模式如 01010101等。 只对于 TLP和 DLLP相关的 D字符应用加扰。 不加扰 K字符和有序集中的字符。2011/1/2110 高速信号完整性工程师培训课程物理层各部分逻辑功能 -8b/10b编码器 8b/10b编码器将所有的 8b数据按照编码表转换成 10b的字符。 实现足够的 01跳变，有利于时钟嵌入和时钟恢复。 确保信号 DC平衡。 有利于错误检测 (Running disparity)。 缺点是增加 25%的开销。Ra w Bin ar y 1 0 1
8、 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 18b/10 b Sy mbol 1 0 0 1 1 1 1 0 1 0 0 1 1 0 0 0 1 0 1 1 0 1 1 0 0 0 1 0 1 1 0 1 0 1 0 0 1 0 1 0A0 h 00 h 00 h BF hAv e rag e V a lue o f T ran sm itte d S ig n a lR aw B i na r y8b / 10 b Sy m bo l2011/1/2111 高速信号完整性工程师培训课程物理层各部分逻辑功能 -并串转换和时钟
9、 8b/10b编码器以 250MHz的频率将符号定时输出到该转换器，并串转换器则以2.5Ghz的频率定时输出串行比特流。 发送和接收都有本地时钟，本地时钟是由系统提供的 100MHz的时钟，然后通过本地 PLL实现倍频到 250Mhz用于定时各个物理层逻辑，如字节拆分逻辑，扰频器等等。该 PLL还生成送入并行到串行转换器的 2.5Ghz的发送时钟。2011/1/2112 高速信号完整性工程师培训课程物理层各部分逻辑功能 -接收逻辑RXJ HGFIEDCBA接收端恢复时钟SKIP,TS,FTS检测通道相位补偿延迟电路探测缓冲区控制 本地 PLL接收时钟 /10插入或丢弃一定的 Skip字符以实现
10、接收时钟与本地时钟同步 8b/10b解码器2011/1/2113 高速信号完整性工程师培训课程物理层链路 Lane （ 1X,2X,4X,8X,16X)Component A50 5050 50RXLogicTXLogicComponent B5050RXLogic5050TXLogicD+D-D+D-PrimarilyDigitalLogicPrimarilyDigitalLogicPrimarilyAnalogCircuitsPrimarilyAnalogCircuitsCCCCV_BiasAV_BiasBChannelSerDes SerDesGndBGndAEmbed Clock Re
11、cover ClockSource Termination75-500nFTranmission Line2011/1/2114 高速信号完整性工程师培训课程 信号特性 最小 800mV, 最大 1.2V LVDS差分信令 50 单端 , 100差分端接 2.5 Gb/s数据率 (NRZ编码 : 1.25GHz基波频率 , 50ps(20-80%)上升 /下降时间 嵌入式时钟 , 8B/10B编码 De-emphasis去加重应用于高损耗 (11-13.2dB)传输互连 , 弥补跳变边沿高频含量过度损耗 , 减低 ISI抖动 AC耦合 所以通过 8B/10B编码控制“ 1”与“ 0”数目相等以
12、达到 DC平衡 眼图 ,抖动与 AC参数测量 内置一致性测试码形 , 方便测量与验证眼图 ,抖动与 AC参数 只需端接 50W负载 在连续的 250个周期 , 测量抖动分布中值与最大值时间差 1.5MhzDj 3ps When F(Dj)1.5Mhz2011/1/2127 高速信号完整性工程师培训课程Rev1.0a ， Rev1.1 ， Rev2.0的区别 Rev2.0不再采用基于直方图的 Median-Max-Outlier的算法计算抖动，而是采用通过 dual-dirac 的算法得到抖动浴盆曲线 ,然后通过外推的方式获得 Rj和 Dj的成分 .2011/1/2128 高速信号完整性工程师培
13、训课程Rev1.0a ， Rev1.1 ， Rev2.0的区别 Sigtest 的实现方法： 对于 Add in card，使用 整个记录长度里的数据作为时钟恢复窗口，对中间的 525个 UI形成眼图。对于 System 采用 7000:500的方法进行时钟恢复和眼图测试。 Sigtest并未采用规范中的 dual-dirac 去测量抖动。 泰克的实现方法： 同时采用通过 dual-dirac 的算法得到抖动浴盆曲线 ,然后去预估 DJ的成分 . 对于 Add in Card的 clock recovery,通过下面的组合来仿真截止频率为 1.5MHz的阶跃函数2nd Order PLL CD
14、R w/ .707 Damping Fc: 1.0MHz And 3rd Order LPF Fc: 1.5MHz 对于 system的 clock recovery,通过下面的组合来仿真截止频率为 1.5MHz的阶跃函数Explicit Clock ;2nd Order PLL ; Clock Multiplier=50; CDR w/ .707Damping Fc: 1.0MHz2011/1/2129 高速信号完整性工程师培训课程PCIE Gen2 插卡的测试方法连接方式 Similar to Rev1.1 SMPs replace SMAs SMP to SMA Cables Mode Switch 2.5Gb/s 5Gb/s 3.5dB DeEmphasis 5Gb/s 6dB DeEmphasis Add-In Card Testing done with onboard Clean Clock2011/1/2130 高速信号完整性工程师培训课程2.5Gb 3.5dB 5Gb 3.5dB 5Gb 6.0dBPCI Express 2.0 CEM规范PCI-E 2.0电接口插件一致性测试速度 /去加重切换泰克 RT-Eye软件PCI-SIG一致性测试程序 :http:/ SigTest软件
