1、工学院实验报告1姓名：黄娟 学号：32214125 班级：自动 141 成绩：实验名称：多路选择器的设计一、 实验目的1. 掌握 EDA工具 Quartus 的使用； 2. 掌握 Verilog编程技术。3. 掌握 Quartus 的文本输入设计流程。4. 掌握二选一多路选择器和四选一多路选择器的 Verilog表述。 二、四选一多路选择器的 Verilog 表述（case）（1）case 语句表述方式module CNT10(a,b,c,d,s1,s0,y);input a,b,c,d;input s1,s0;output y;reg y;always (a or b or c or d o
2、r s1 or s0)begin : CNT10case (s1,s0)2b00:y=a;2b01:y=b;2b10:y=c;2b11:y=d;default :y=a;endcaseendEndmodule工学院实验报告2（2 ） 波形仿真(3)RTL 图工学院实验报告3三、四选一多路选择器的 Verilog 表述（if）（1）if 语句表达方式module CNT10(A,B,C,D,S1,S0,Y);input A,B,C,D,S1,S0;output Y;reg 1:0 SEL;reg Y;always (A,B,C,D,SEL) beginSEL = S1,S0;if(SEL=0)Y
3、=A;else if(SEL=1)Y=B;else if(SEL=2)Y=C;else Y=D;工学院实验报告4endendmodule （2）波形仿真（3）RTL 图工学院实验报告53、注意事项 文件名必须和模块名保持一致，文件路径中不要有汉字，一开始没有注意，存在了桌面上，并且文件名用了汉字而调试好长时间，最后经过老师指点才完成！ 实验前熟悉了数据选择器的工作原理，实验过程中结合理论进行了分析，并且初步掌握了Quartus 环境下 4选 1数据选择器的 Verilog HDL语言设计以及原理图的设计。在进行波形仿真时，我们遇到了一些问题，刚开始的时候，不懂得怎么调整时序时间，在老师和同学的帮助下，顺利的解决了遇到的问题，工学院实验报告6
