1、第 1 页 共 14 页目录1.【摘要】 62.【实验目的】 63.【实验原理】 63.1秒表功能 63.2秒表设计结构 73.3秒表设计思路 73.4系统组成框图 74.【实验步骤与内容】 84.1六进制计数器 84.2 十进制计数器 84.3蜂鸣器控制电路 94.4 Pins/引脚绑定 104.5顶层文件设计 .105.【实验箱操作效果】 116.【实验心得和体会】 137.【参考文献】 14附录 .14第 2 页 共 14 页课程设计实验题目：电子秒表的设计1.【摘要】电子秒表是生活中大家都很熟悉的事物，在 EDA设计中也是一个不错的选题。设计首先需要考虑秒表的整体构成，主要由分频器与计
2、数器组成。通过计数器进位端相联系。设计好顶层原理图后，需要用 VHDL语言对各个模块进行行为描述，完成对各模块的设计。这应该属于自定向下，模块化的设计方法。2.【实验目的】完成具有多计数功能的秒表，并可将结果逐一显示在 7段数码管上，具体要求如下： （1）输入时钟 10khz，采用 Altera EP1T3C144C8 FPGA；（2）异步、同步复位，计时精度 1ms，最大计时 240秒；（3）至少对 6个目标计时，并可显示于 7段数码管，秒表的显示范围是 00:00:00-59:59:99；（4）可清零与复位；3.【实验原理】3.1 秒表功能秒表的显示范围是 00:00:00-59:59:9
3、9，显示精度为 1ms，可控的启动功能（通过计数器的 cin端口来控制计数器的启动，也即控制数字秒表的启动）及数字秒表清零功能（通过控制计数器清零端来实现，当清零端为高电平时，计数器清零，也即数字秒表清零，否则秒表正常计数） ，清零时蜂鸣器报警。3.2 秒表设计结构秒表的物理结构比较简单，它主要由十进制计数器、六进制计数器、数据选第 3 页 共 14 页择器、显示译码器蜂鸣器等组成。此外，秒表还需有一个启动信号、清零信号及报时信号，以便实现对秒表的控制和有效应用（启动和清零信号及报时信号由使用者给出，设计时主要任务是将此外界信号的功能准确的通过数字秒表体现出来，也即，当使用者给出启动信号时数字
4、秒表能够正常启动，上面已经给出，启动和清零的功能是通过将此信号送给计数器来实现的） 。 3.3 秒表设计思路十进制计数器 clk端接石英晶体振荡器,选择振荡频率为 1000HZ。则振荡一秒钟之后，十进制计数器进位输出端输出 100个高电平信号，每个高电平信号表示 s,也即 10ms。然后将 10ms的信号接到下一个十进制计数器的 clk端，10则 10个此信号之后，输出一个高电平信号，也即每个高电平信号表示10 10=100ms。依此类推，通过选择不同的计数器，在进位输出端可分别得到10ms、100ms、1s、10s 等进位信号。与此同时，为了使计数器记录的数字在七段显示器上显示出来，计数器除
5、了有进位输出端之外还应该有 BCD码输出端，以便连接显示译码器。由于数字秒表有 6块七段显示器，那么理应要有 6块与之对应的显示译码器。但是在工程中，为了节约成本一般只用一块显示译码器，此译码器由控制器控制输入（输入信号为各个译码器的 BCD码输出端） ，间接控制输出。也就是说数字秒表各个显示器不是一直在显示着，而是各个显示器交替显示，只是由于控制器扫描频率足够大，人眼分辨不出这种交替显示，误以为是一直显示着。3.4 系统组成框图系统组成框图如图 3.1所示。数字秒表计时输入石英晶体振荡器计时电路 显示电路分频电路 计数器六进制计数器扫描电路 七段译码器十进制计数器图 3.1 系统组成框图第
6、4 页 共 14 页4.【实验步骤与内容】4.1 六进制计数器将 VHDL文本文件在 Quartus上编译仿真（为了仿真，需要将此 VHDL文件设置为工程文件） ，仿真结果如下图所示。然后新建 block symbol file,接着选择菜单 file create/update create symbol files for current file将VHDL文件转换成 symbol文件，以便在顶层文件设计中调用。转换成功后要保存并命名（命名与 VHDL文件命名规则相同，要与实体名保持一致） 。六进制计数器 symbol文件如下图所示，clk 为时钟信号、clr 为清零端（clr 为高电平时
7、计数器清零） 、start 为使能信号（start 为 1时计数器正常计数，否则计数器不工作） 、daout30BCD 码输出端口、cout 为进位输出端口。六进制计数器 VHDL语言描述详见附件。cinrstclkcount30coutCNT6inst4cnt6 波形仿真示意图如下4.2 十进制计数器将 VHDL文本文件在 Quartus上编译仿真，仿真结果如图 2.4所示。然后按照上述步骤将 VHDL文件转换成 symbol文件并保存。十进制计数器 symbol文件第 5 页 共 14 页如下图所示，端口功能描述参照六进制计数器。十进制计数器 VHDL语言描述详见附件。cinrstclkc
8、ount30coutCNT10instcnt10波形仿真示意图如下4.3 蜂鸣器控制电路将此 VHDL文本文件在 Quartus上编译仿真，仿真结果如图 2.6（表示若接通clk，则当 I为高电平且 clk为上升沿时 q输出高电平，也即蜂鸣器响一声，随后当下一个 clk上升沿到来，由于此时 I为零，q 输出低电平，也即蜂鸣器在计数达到一小时时报时一声）和下图（表示若接通 clk端，则每一次 I输入高电平，也即每当计数器计到一小时那一刻 q都对应一个高电平，即每当计数达到一小时，都会报时）所示。然后按照上述步骤将 VHDL文件转换成 symbol文件并保存。蜂鸣器控制电路 symbol文件如图所
9、示。蜂鸣器控制电路 VHDL语言描述详见附件。clk beepaainst7蜂鸣器仿真波形图如下第 6 页 共 14 页4.4 Pins/引脚绑定4.5 顶层文件设计为了建立顶层文件调用子程序模块，必须建立一个原理图编辑窗口。选择菜单 files new block diagram/schematic file,然后将其设置为新的工程，并将所有的子程序添加到此工程中，然后保存并命名为 Timer。建立工程后，在新打开的原理图编辑窗口双击鼠标，添加各个子模块，然后将子模块按照 1.1中的设计思路连接起来，得到数字秒表原理图文件，如下图所示。第 7 页 共 14 页5.【实验箱操作效果】把 Tim
10、er.sof 文件下载到 GW48/SOPC 实验箱选择 usb-blaster（0） ，点击 start，开始下载，等待 Progress到达 100%；选择模式 5第 8 页 共 14 页键 1 为 Start / Stop键 2 为 Res/复位clk 与 clk2 时钟频率选择clk 选择为 16.0hz，clk2 选择 1024hz第 9 页 共 14 页最终实验效果如下图6.【实验心得和体会】通过这次设计，首先把课堂上学习的硬件描述语言应用到了实际，巩固了已经学到的东西，并对它有了更深层次的理解。理论应用到实际总是能让人学到很多。其次，实际操作让我了解一个电子系统的实际开发过程，这
11、就是学到了实际操作方面的东西。还有，这个设计过程让我体会到了模块化设计法的优势。最后，在设计中遇到的各种问题让我产生很多思考，体会到依靠思考解决实际问题的乐趣。最后想说的是，这虽然是一个很简单的系统，但是在设计过第 10 页 共 14 页程中也称得上困难重重，历经困惑。一个看上去挺简单的东西，要实现它却是另一回事，会有很多想不到的困难。那么看上去就很难的东西，实现起来就更难于上青天了。但是人们却能把这样的东西做出来，比如计算机系统。这就是人类智慧和现代科技的伟力。7.【参考文献】1 王金明 数字系统设计与 VerilogHDL 电子工业出版社 2011.12 马建国 FPGA 现代数字系统设计
12、 清华大学出版社 2010.73 王城 AlteraFPGA/CPLD 设计（基础篇）人民邮电出版社 2005.114 李洪伟 基于 QuartusII 的 FPGA/CPLD 设计电子工业出版社 2006.85 杜慧敏 基于 Verilog 的 FPGA 设计基础 西安电子科技大学出版2006.2附录各个模块的 VHDL 文件clkgen.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CLKGEN ISPORT (CLK :IN STD_LOGIC;NEWCLK : OUT STD_LOGIC);END ENTITY CLKGEN;AR
13、CHITECTURE ART OF CLKGEN IS第 11 页 共 14 页SIGNAL CNTER: INTEGER RANGE 0 TO 10#119999#;BEGINPROCESS(CLK) ISBEGIN IF CLK EVENT AND CLK=1THENIF CNTER=10#119999#THEN CNTER0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 0); COUT 0) ; ELSIF CLKEVENT AND CLK=1 THEN IF EN = 1 THEN IF CQI 0); COUT = 1
14、; END IF;END IF;END IF; CQ = CQI; END PROCESS;END behav;Beep.vhdLibrary ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity aa is Port( clk:in std_logic; beep:out std_logic); end aa; Architecture m1 of aa is 第 14 页 共 14 页signal beep_r:std_logic; signal count:std_logic_vector(15 downto 0); begin beep=beep_r; process(clk) begin if clkevent and clk=1 then count=count+1; end if; end process; process(count(15) begin beep_r=not beep_r ;end process; end m1;
