1、EDA 实验报告0海南大学EDA 实验报告学院：信息科学与技术学院专业班级：09 理科实验班课程：EDA任课教师：刘文进姓名：钟智翔学号：20091613310087EDA 实验报告1实验一 MAX plusII 及开发系统使用一、实验目的1、 熟悉利用 MAX-plus的原理图输入方法设计简单的组合电路2、 掌握层次化设计的方法3、 熟悉 DXT-B型 EDA 试验开发系统的使用二、主要实验设备PC 机一台（中档以上配置），DXT-B3 EDA 实验系统一台。三、实验原理数字系统设计系列实验是建立在数字电路基础上的一个更高层次的设计性实验。它是借助可编程逻辑器件（PLD），采用在系统可编程技
2、术（ISP），利用电子设计自动化软件（EDA），在计算机（PC）平台上进行的。4 位全加器设计一个 4 位全加器可以由 4 个 1 位全加器构成，如图 1.1 所示，1 位的全加器串行联接可以实现 4位的二进制全加器。图 1.1 4 位全加器电路原理图1 位全加器可以由两个半加器和一个或门构成，如图 1.2 所示。图 1.2 全加器电路原理图EDA 实验报告21 位半加器可以由与、或、非等基本门构成，如图 1.3 所示。图 1.3 半加器电路原理图根据实验原理中，采用层次法设计一个 4 位全加器。四、实验步骤1、如图 1.3 所示，利用 MAX-plus中的图形编辑器设计一半加器，进行编译、仿
3、真，并将其设置成为一元件（可根据需要对元件符号进行调整） 。注意：编译之前必须将文件设为当前文件。2、建立一个更高得原理图设计层次，如图 1.2 所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真，并将其设置成为一元件（可根据需要对元件符号进行调整） 。3、再建立一个更高得原理图设计层次，如图 1.1 所示，利用前面生成的半加器元件设计一全加器，进行编译、仿真。五、实验报告要求：详细描述 4 位全加器的设计过程，给出各层的电路原理图、元件图（原理图）以及对应的仿真波形；给出加法器的延时情况；最后给出硬件测试的流程和结果。1)半加器图半加器仿真图EDA 实验报告32)全加器图全加器仿真图
4、3)四位全加器仿真图EDA 实验报告4实验二 十进制计数器一、实验目的学习时序电路的设计、仿真和硬件测试，进一步熟悉 VHDL 设计技术。 二、实验原理图 2.1 是一含计数使能、异步复位和计数值并行预置功能 4 位加法计数器，图中间是 4 位锁存器；图 2.1 含计数使能、异步复位和计数值并行预置功能 4 位加法计数器EDA 实验报告5RST 是异步清信号，高电平有效；CLK 是锁存信号；D30是 4 位数据输入端。当 ENA 为1 时，多路选择器将加 1 器的输出值加载于锁存器的数据端；当 ENA 为0时将“0000“加载于锁存器。程序：LIBRARY IEEE;USE IEEE.STD_
5、LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUN_10 IS PORT ( CLK,RST,EN:IN STD_LOGIC;CO:OUT STD_LOGIC;QQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); END ENTITY;ARCHITECTURE RTL OF COUN_10 ISSIGNAL Q:STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINQQYYYYYYYYYYYYYYYYYYYYYcococococoif datein=1 then stateif datein=0 then stateif datein=0 then stateif datein=0 then stateif datein=1 then stateif datein=1then stateif datein=1then stateif datein=0then statestate dateoutdateout=“00000000“;end case;end process;End rtl；序列检测仿真图
