1、 DDR 要求规范 1、认识 DDR： 严格的说 DDR 应该叫 DDR SDRAM，人们习惯称为 DDR，部分初学者也常看到 DDR SDRAM，就认为是 SDRAM。 DDR SDRAM 是 Double Data Rate SDRAM 的缩写，是双倍速率同步动态随机存储器的意思。 DDR 内存是在 SDRAM 内存基础上发展而来的，仍然沿用 SDRAM 生产体系，因此对于内存厂商而言，只需对制造普通 SDRAM 的设备稍加改进，即可实现 DDR 内存的生产，可有效的降低成本。 SDRAM 在一个时钟周期内只传输一次数据，它是在时钟的 上升期 进行数据传输；而 DDR 内存则是一个时钟周期
2、内传输 两次 次数据，它能够在时钟的 上升期和下降期 各传输一次数据，因此称为 双倍速率同步动态随机存储器 。 DDR 内存可以在与 SDRAM 相同的总线频率下达到更高的数据传输率。 与 SDRAM 相比： DDR 运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既独立执行，又保持与 CPU 完全同步； DDR 使用了 DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号 )技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数据，每 16 次输出一次，并重新同步来自不同存储器模块的数据。 DDR 本质上不需要提高时钟频率就能加倍提高SDRAM
3、的速度， 它允许在时钟脉冲的上升沿和下降沿读出数据， 因而其速度是标准 SDRAM 的两倍。 从外形体积上 DDR 与 SDRAM 相比差别并不大， 他们具有同样的尺寸和同样的针脚距离。 但 DDR为 184 针脚， 比 SDRAM 多出了 16 个针脚 ，主要包含了新的控制、时钟、电源和接地等信号。 DDR内存采用的是支持 2.5V 电压 的 SSTL2 标准 ，而不是 SDRAM 使用的 3.3V 电压 的 LVTTL 标准 。 DDR 内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于 DDR 内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的
4、等效频率是工作频率的两倍。 DDR2（ Double Data Rate 2） SDRAM 是由 JEDEC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代 DDR 内存技术标准最大的不同就是，虽然同是采用了在时钟的上升 /下降延同时进行数据传输的基本方式，但 DDR2 内存却拥有两倍于上一代 DDR 内存预读取能力（即：4bit 数据读预取） 。换句话说， DDR2 内存每个时钟能够以 4 倍外部总线的速度读 /写数据，并且能够以内部控制总线 4 倍的速度运行。 此外，由于 DDR2 标准规定所有 DDR2 内存均采用 FBGA 封装形式 ，而不同于目前广泛应用的TSOP/
5、TSOP-II 封装形式， FBGA 封装可以提供了更为良好的电气性能与散热性，为 DDR2 内存的稳定工作与未来频率的发展提供了坚实的基础。回想起 DDR 的发展历程，从第一代应用到个人电脑的DDR200 经过 DDR266、 DDR333 到今天的双通道 DDR400 技术，第一代 DDR 的发展也走到了技术的极限，已经很难通过常规办法提高内存的工作速度；随着 Intel 最新处理器技术的发展，前端总线对内存带宽的要求是越来越高，拥有更高更稳定运行频率的 DDR2 内存将是大势所趋。 DDR3 是针对 Windows Vista 的新一代内存技术（目前主要用于显卡内存） ，频率在 800M
6、 以上，和 DDR2 相比优势如下： (1)功耗和发热量较小：吸取了 DDR2 的教训，在控制成本的基础上减小了能耗和发热量，使得 DDR3更易于被用户和厂家接受。 (2)工作频率更高：由于能耗降低， DDR3 可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配 DDR3 显存的显卡上已有所表现。 (3)降低显卡整体成本： DDR2 显存颗粒规格多为 4M X 32bit，搭配中高端显卡常用的 128MB 显存便需 8 颗。而 DDR3 显存规格多为 8M X 32bit，单颗颗粒容量较大， 4 颗即可构成 128MB 显存。如此一来，显卡 PCB
7、面积可减小，成本得以有效控制，此外，颗粒数减少后，显存功耗也能进一步降低。 (4)通用性好：相对于 DDR 变更到 DDR2， DDR3 对 DDR2 的兼容性更好。由于针脚、封装等关键特性不变，搭配 DDR2 的显示核心和公版设计的显卡稍加修改便能采用 DDR3 显存，这对厂商降低成本大有好处。 目前， DDR3 显存在新出的大多数中高端显卡上得到了广泛的应用。 2、 认识 DIMM 常见的内存模组有三种： Unbuffered DIMM(UDIMM)， Registered DIMM(RDIMM)和 SODIMM。首先解释 DIMM 的含义， DIMM 指 Dual Inlined Mem
8、ory Module，即双列直插式内存模组。 Unbuffered DIMM： Unbuffered DIMM，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。 早期的 SDR 内存模组，有 Buffered 类型的，现在已经很少见了。 Buffered 内存模组和后面提到的Registered 内存模组并不是同一个东西， Buffered 内存模组是将地址和控制信号等经过缓冲器，没有做任何时序调整（缓冲器延迟是有的） ；而 Registered 内存模组则对地址和控制信号等进行寄存，在下一个时钟到来时再触发输出。 Registered DIMM： Registered DIMM，其
9、地址和控制信号经过寄存，时钟经过 PLL 锁相，定位在工作站和服务器市场 Registered 内存模组，相对于 Unbuffered 内存模组，优点是无论是模组级还是主板级，都更易于实现更高的容量，稳定性也有所加强，但对于单个的读写访问，会滞后一个时钟周期。 SODIMM： Small Outline DIMM，定位于笔记本市常 SODIMM 是相对于 DIMM 而言的， 前面提到的 Unbufferd DIMM 和 Registered DIMM 都隶属于 DIMM，内存模组的长度等，包括金手指的信号分布在内都是一样的。而 SODIMM 可以理解为小一号的内存模组。 Registered
10、DIMM 的时序： Registered DIMM 和其他内存条相比增加了两种关键的器件， PLL 和 register。 PLL： Phase Locked Loop，锁相环 ，在模组中起到调节时序，增加时钟驱动力的作用。 一般而言，无论是 SDR 还是 DDR 或 DDR2 的 PLL，其输入输出管脚及其工作原理都是相似的。应用在内存模组上的 PLL 一般都有一个时钟输入，一个 Feedback 反馈输入，数个时钟输出及一个Feedback 反馈输出。 PLL 的两个输入间为零延迟，也就是， FBin 和 CKin 之间的相位差为零；而所有输出包括 FBout 之间也是零相位差。 3、 D
11、DR 信号分析 目前， 比较普遍使用中的 DDR2 的速度已经高达 800 Mbps， 甚至更高的速度， 如 1066 Mbps，而 DDR3 的速度已经高达 1600 Mbps。对于如此高的速度，从 PCB 的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为 PCB 叠层、阻抗、互联拓扑、时延匹配、串扰、电源完整性和时序 ，目前，有很多 EDA 工具可以对它们进行很好的计算和仿真，其中 Cadence ALLEGRO SI-230 和 Ansofts HFSS 使用的比较多。
12、A. PCB 的叠层（ stackup）和阻抗 对于一块受 PCB 层数约束的基板（如 4 层板）来说，其所有的信号线只能走在 TOP 和BOTTOM 层，中间的两层，其中一层为 GND 平面层，而另一层为 VCC 平面层， Vtt 和 Vref 在VCC 平面层布线。 而当使用 6 层来走线时， 设计一种专用拓扑结构变得更加容易， 同时由于 Power层和 GND 层的间距变小了，从而提高了 PI。 互联通道的另一参数阻抗，在 DDR2 的设计时必须是恒定连续的， 单端走线的阻抗匹配电阻50 Ohms 必须被用到所有的单端信号上 ，且做到阻抗匹配， 而对于差分信号， 100 Ohms 的终端
13、阻抗匹配电阻必须被用到所有的差分信号终端 ，比如 CLOCK 和 DQS 信号。另外， 所有的匹配电阻必须上拉到 VTT，且保持 50 Ohms， ODT 的设置也必须保持在 50 Ohms。 在 DDR3 的设计时，单端信号的终端匹配电阻在 40 和 60 Ohms 之间可选择的被设计到ADDR/CMD/CNTRL 信号线上，这已经被证明有很多的优点。而且，上拉到 VTT 的终端匹配电阻根据 SI仿真的结果的走线阻抗， 电阻值可能需要做出不同的选择， 通常其电阻值在 30-70 Ohms之间。而差分信号的阻抗匹配电阻始终在 100 Ohms。 B. 互联通路拓扑 对于 DDR2 和 DDR3
14、，其中信号 DQ、 DM 和 DQS 都是点对点 的互联方式，所以不需要任何的拓扑结构，然而列外的是，在 multi-rank DIMMs（ Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过 ODT 的阻抗设置来做到阻抗匹配，从而实现其波形完整性。 而对于 ADDR/CMD/CNTRL 和一些时钟信号， 它们都是需要多点互联的，所以需要选择一个合适的拓扑结构，图 2 列出了一些相关的拓扑结构，其中 Fly- By 拓扑结构是一种特殊的菊花链，它不需要很长的连线，甚至有时不需要短线（ Stub） 。 对于 DDR3，这些所有的拓扑结
15、构都是适用的，然而前提条件是走线要尽可能的短。 Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个 4 层板上很难实现，需要 6 层板以上，而菊花链式拓扑结构在一个 4 层板上是容易实现的。另外，树形拓扑结构要求 AB 的长度和 AC 的长度非常接近。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同时又要满足板层的约束要求， 在基于 4 层板的 DDR3 设计中，最合理的拓扑结构就是带有最少短线（ Stub）的菊花链式拓扑结构 。 对于 DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在 SI 方面是具有优势的。 对于超过两片的
16、SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图 3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有 A 和 D是最适合 4 层板的 PCB 设计。 然而， 对于 DDR2-800， 所列的这些拓扑结构都能满足其波形的完整性， 而在 DDR3的设计中，特别是在 1600 Mbps 时，则只有 D 是满足设计的。 C. 时延的匹配 在做到时延的匹配时，往往会在布线时采用 trombone 方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的。 显然
17、，上面讲到的 trombone 方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下， trombone 走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在 EDA 工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方法是在可接受的范围内，减少不匹配度。 对于 trombone 线， 时延的不对等可以通过 增大 L3 的长度而降低 ， 因为并行线间会存在耦合，其详细的结果，可以通过 SigXP 仿真清楚的看出， L3 长度的不同，其结果会有不同
18、的时延，尽可能的 加长 S 的长度 ，则可以更好的降低时延的不对等。 对于微带线来说， L3 大于 7 倍的走线到地的距离是必须的 。 trombone 线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用 saw tooth 线 。显然， saw tooth 线比 trombone 线具有更好的效果，但是，它需要更多的空间。由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于 CAD 工具进行严格的计算，从而控制走线的时延匹配。 考虑到在图 2 中 6 层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须
19、要考虑的。先举个例子，在 TOP 层的微带线长度是 150 mils， BOTTOM 层的微带线也是 150 mils ，线宽都为 4 mils ，且过孔的参数为： barrel diameter=8mils,pad diameter=18mils,anti-pad diameter=26mils。 这里有三种方案进行对比考虑，一种是，通过过孔互联的这个过孔附近没有任何地过孔，那么，其返回路径只能通过离此过孔 250 mils 的 PCB 边缘来提供；第二种是，一根长达 362 mils的微带线；第三种是，在一个信号线的四周有四个地过孔环绕着。图 6 显示了带有 60 Ohm 的常规线的 S-
20、Parameters，从图中可以看出，带有四个地过孔环绕的信号过孔的 S-Parameters 就像一根连续的微带线，从而提高了 S21 特性。由此可知，在信号过孔附近缺少返回路径的情况下，则此信号过孔会大大增高其阻抗。当今的高速系统里，在时延方面显得尤为重要。 现做一个测试电路，类似于图 5，驱动源是一个线性的 60 Ohms 阻抗输出的梯形信号，信号的上升沿和下降沿均为 100 ps， 幅值为 1V。 此信号源按照图 6 的三种方式， 且其端接一 60 Ohms的负载，其激励为一 800 MHz 的周期信号。在 0.5V 这一点，我们观察从信号源到接收端之间的时间延迟，显示出来它们之间的时
21、延差异。其结果如图 7 所示，在图中只显示了信号的上升沿，从这图中可以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有 3 ps，而在没有地过孔环绕的情况下，其时延是 8 ps。 由此可知，在信号过孔的周围增加地过孔的密度是有帮助的。然而，在 4 层板的 PCB 里，这个就显得不是完全的可行性，由于其信号线是靠近电源平面的，这就使得信号的返回路径是由它们之间的耦合程度来决定的。所以，在 4 层的 PCB 设计时，为符合电源完整性（ power integrity）要求，对其耦合程度的控制是相当重要的。 对于 DDR2 和 DDR3， 时钟信号是以差分的形式传输的 ，而在 DDR2 里，
22、 DQS 信号是以单端或差分方式通讯取决于其工作的速率 ，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果， 时钟信号和 DQS 也许需要比相应的 ADDR/CMD /CNTRL 和 DATA 线长一点 。另外， 必须确保时钟线和 DQS 布在其相关的 ADDR/CMD/CNTRL 和 DQ 线的当中 。由于 DQ 和 DM 在很高的速度下传输，所以，需要在每一个字节里，它们 要有严格的长度匹配，而且不能有过孔。 差分信号对阻抗不连续的敏感度比较低，所以换层走线是没多大问题的，在布线时 优先考虑布时钟线和 DQS。 D. 串扰 在设计
23、微带线时，串扰是产生时延的一个相当重要的因素。通常， 可以通过加大并行微带线之间的间距来降低串扰的相互影响 ，然而，在合理利用走线空间上这是一个很大的弊端，所以，应该控制在一个合理的范围里面。典型的一个规则是， 并行走线的间距大于走线到地平面的距离的两倍 。另外，地过孔也起到一个相当重要的作用，图 8 显示了有地过孔和没地过孔的耦合程度，在有多个地过孔的情况下，其耦合程度降低了 7 dB。考虑到互联通路的成本预算，对于两边进行适当的仿真是必须的，当在所有的网线上加一个周期性的激励，将会由串扰产生的信号抖动，通过仿真，可以在时域观察信号的抖动，从而通过合理的设计，综合考虑空间和信号完整性，选择最
24、优的走线间距。 E. 电源完整性 这里的电源完整性指的是在最大的信号切换情况下，其电源的容差性。当未符合此容差要求时，将会导致很多的问题，比如加大时钟抖动、数据抖动和串扰。 这里，可以很好的理解与去偶相关的理论，现在从 ”目标阻抗 ”的公式定义开始讨论。 Ztarget=Voltage tolerance/Transient Current 在这里，关键是要去理解在最差的切换情况下瞬间电流（ Transient Current）的影响，另一个重要因素是切换的频率。在所有的频率范围里，去耦网络必须确保它的阻抗等于或小于目标阻抗（ Ztarget） 。在一块 PCB 上，由电源和地层所构成的电容，
25、以及所有的去耦电容，必须能够确保在 100KHz 左右到 100-200MH 左右之间的去耦作用 。频率在 100KHz 以下，在电压调节模块里的 大电容 可以很好的进行去耦。而频率在 200MHz 以上的，则应该由 片上电容或专用的封装好的电容进行去耦 。实际的电源完整性是相当复杂的，其中要考虑到 IC 的封装、仿真信号的切换频率和 PCB 耗电网络。对于 PCB 设计来说，目标阻抗的去耦设计是相对来说比较简单的，也是比较实际的解决方案。 在 DDR 的设计上有三类电源，它们是 VDD、 VTT 和 Vref。 VDD 的容差要求是 5%，而其瞬间电流从 Idd2 到 Idd7 大小不同，详
26、细在 JEDEC 里有叙述。通过电源层的平面电容和专用的一定数量的去耦电容，可以做到电源完整性，其中去耦电容从 10nF 到 10uF 大小不同，共有 10个左右 。另外，表贴电容最合适，它具有更小的焊接阻抗。 Vref 要求更加严格的容差性，但是它承载着比较小的电流。显然，它只需要很窄的走线，且通过一两个去耦电容就可以达到目标阻抗的要求。由于 Vref 相当重要，所以 去耦电容的摆放尽量靠近器件的管脚 。 然而，对 VTT 的布线是具有相当大的挑战性，因为它不只要有严格的容差性，而且还有很大的瞬间电流，不过此电流的大小可以很容易的就计算出来。最终，可以通过增加去耦电容来实现它的目标阻抗匹配。
27、 在 4 层板的 PCB 里，层之间的间距比较大，从而失去其电源层间的电容优势，所以，去耦电容的数量将大大增加，尤其是小于 10 nF 的高频电容。详细的计算和仿真可以通过 EDA 工具来实现。 F. 时序分析 对于时序的计算和分析在一些相关文献里有详细的介绍，下面列出需要设置和分析的 8 个方面： 1. 写建立分析： DQ vs. DQS 2. 写保持分析： DQ vs. DQS 3. 读建立分析： DQ vs. DQS 4. 读保持分析： DQ vs. DQS 5. 写建立分析： DQS vs. CLK 6. 写保持分析： DQS vs. CLK 7. 写建立分析： ADDR/CMD/CN
28、TRL vs. CLK 8. 写保持分析： ADDR/CMD/CNTRL vs. CLK 举了一个针对写建立（ Write Setup）分析的例子。表中的一些数据需要从控制器和存储器厂家获取， 段 ”Interconnect”的数据是取之于 SI 仿真工具。 对于 DDR2 上面所有的 8 项都是需要分析的，而对于 DDR3， 5 项和 6 项不需要考虑。 在 PCB 设计时， 长度方面的容差必须要保证 total margin是正的。 G. PCB Layout 在实际的 PCB 设计时，考虑到 SI 的要求，往往有很多的折中方案。通常，需要优先考虑对于那些对信号的完整性要求比较高的。画 P
29、CB 时，当考虑一下的一些相关因素，那么对于设计 PCB来说可靠性就会更高。 1. 首先，要在相关的 EDA 工具里要设置好里设置好拓扑结构和相关约束。 2. 将 BGA 引脚突围，将 ADDR/CMD/CNTRL 引脚布置在 DQ/DQS/DM 字节组的中间，由于所有这些 分组操作 ，为了尽可能少的信号交叉，一些独立的管脚也许会被交换到其它区域布线。 3. 由串扰仿真的结果可知，尽量减少短线（ stubs）长度。通常，短线（ stubs)是可以被削减的，但不是所有的管脚都做得到的。在 BGA 焊盘和存储器焊盘之间也许只需要两段的走线就可以实现了，但是此走线必须要很细，那么就提高了 PCB 的
30、制作成本，而且，不是所有的走线都只需要两段的，除非使用微小的过孔和盘中孔的技术。最终，考虑到信号完整性的容差和成本，可能选择折中的方案。 4. 将 Vref 的去耦电容靠近 Vref 管脚摆放； Vtt 的去耦电容摆放在最远的一个 SDRAM 外端 ； VDD的去耦电容需要靠近器件摆放。小电容值的去耦电容需要更靠近器件摆放。正确的去耦设计中，并不是所有的去耦电容都是靠近器件摆放的。所有的去耦电容的管脚都需要扇出后走线，这样可以减少阻抗，通常，两端段的扇出走线会垂直于电容布线。 5. 当切换平面层时，尽量做到长度匹配和加入一些地过孔，这些事先应该在 EDA 工具里进行很好的仿真。通常，在时域分析
31、来看，差分线里的两根线的要做到延时匹配，保证其误差在 +/- 2ps，而其它的信号要做到 +/- 10 ps。 4、 从上所知，当频率越来越高，则对 DDR 信号处理要求越来越严格，所以我们统一按最严格的要求规则处理 DDR 信号： 现阶段所面对的 DDR 目前大都属于 DDR2 类型， 也有少许 DDR3 类型的， 将来会面对更多 DDR3 DDR4 DDR5 的产品 我们目前比较常见的是 UDIMM 和 SODIMM ，因市场定位不一样，所以会有形状大小的区别。而有些板卡则直接将 DDR2 或 DDR3 颗粒 lay 在 PCB 主板板上，就是我们常说的 DDR 颗粒。其工作结果是一样的，
32、只不过一种是通过 DIMM 这种载体，可以升级或更换或插更多内层条，而直接 lay在板上的则无法更换，一旦损坏则只能送维修。 如图： 5、 BGA 拉线注意整齐美观， DDR 信号分组走，同组走同层，过孔数及过孔位置保持一致 除注意 DDR 信号外，还需处理周边信号及相关电源和 GND 注意根据 LAYOUT GUIDE 处理 DATA/ADDR/CMD/CNTRL 等信号的参考层面 确认 DDR 信号的 RULE 设置正确，和 shape、 PIN、为安全间距，和 VIA 不低于 10mil 间距 6、 绕线前检查修正并确认留有 VCC GND 通道： 7、 根据 LAYOUT GUIDE
33、或客户提供的表格，分析 DDR 信号等长要求，在等长要求未彻底了解清楚前不适合展开绕线工作 8、 了解等长要求后，进行修线工作： 进行间距的调整： DATA组与组之间的间距要求为 1.5 倍安全间距， DATA 与 ADDR/CMD/CNTRL 之间的间距要求为 1.5 倍安全间距 DDR和 周边的信号间距要求 1.5 倍安全间距 ，最好是能包 GND BGA和 DIMM 槽中的区域移出板外，修正 DRC 间距，最后剩余的 DRC 必须是确认无法修复的，禁止可修复的 DRC 存在， 并 清除多余线段 进行 BGA 和 DIMM 槽内的间距调整工作： PIN 与 PIN 中间走线需匀称分配间距
34、，不管是一根还是两根还是三根信号，禁止随意靠向单边 区域内，空间 必须平均分配 利用，禁止随意一边紧一边松的状况 在有空间的情况下，线宽宽度 必须尽可能做到最里面 ，禁止不加思考只跟随区域变动 8、 BY-PASS 电容必须均匀散摆在 DIMM 槽周边，靠近电源 PIN，并尽量以直接接电源 PIN 为主 9、 绕线部分禁止偷间距，一律用弧形绕线 10、 禁止下列绕法： 11、面对自己弧度的绕线，尽量空出 2 倍于安全间距的空间，间距过小会增加 EMI 的干扰 12、 禁止出现走线线宽随意的变动（ BGA 处出线除外） 禁止出现绕线在中途偷间距的现象（指未达到安全间距） 13、 处理 DDR 时
35、请思考以下几点问题： 禁止出现的问题点一律禁止出现； 能做更好的部分一定要做到更好； 试问：当你设计出来的 DDR 频率要求过高时，因细节处理不当导致该产品 DDR 部分无法运作，这时，你希望这是出自你手中的设计方案吗？ 不同的产品，空间会有所差异，并非每一个案子都能按要求严格处理妥当，当空间不足以满足上述所有条件时，该如何做取舍？ 当某些要求做不到，请先自我分析是确实做不到？还是没时间做？还是自己不想做到？请提出来通知案件负责人帮做出抉择 处理过程中是否会和其他部分的空间起冲突？是否需要及时和其他同事沟通确认？ 14、 处理完 DDR，自我核对一次数据，并确认数据无误 DDR信号中含有 CLK DQS 等差分信号，具体要求详见差分信号处理规则
