1 使用 verilog 语言设计一个 3-8 译码器。2.源程序设计module YMQ (A,Y);input 2:0 A;output 7:0 Y;reg7:0 Y;always (A)begincase(A)3b000 : Y=8b00000001;3b001 : Y=8b00000010;3b010 : Y=8b00000100;3b011 : Y=8b00001000;3b100 : Y=8b00010000;3b101 : Y=8b00100000;3b110 : Y=8b01000000;3b111 : Y=8b10000000;default :Y=8b10000001;endcaseendEndmodule3.RTL 结构图：4.时序仿真图如时序图所示：当输入 A 为 010 时，3-8 译码器输出 Y 为 00000100，即 Y2为 1，为上升沿。当输入 A 为 000 时，3-8 译码器输出 Y 为 00000001，即 Y0为 1，为上升沿。当输入 A为 101 时，3-8 译码器输出 Y 为 00010000，即 Y5为 1，为上升沿。后面都同理。综上，该 3-8 译码器正确。
