1、,第九章 专用集成电路设计,疏竿予颗窒储浚俭赖馏寄杀绷恶撼蟹恨燕灵帖她悉态硒绩纽肯袒触烙怯撮专用集成电路设计专用集成电路设计,9.1 引言,集成电路，包括通用电路和专用电路，传统的制造方法都是人工完成版图设计后流片生产，这种方式又称为全定制电路的设计和生产。 全定制电路的设计从系统设计开始到版图设计结束，这是电子系统的全程设计。 在晶体管级和版图级后端设计中，通过对晶体管级电路和布局线的优化设计，可以使最后的设计结果速度快、占用芯片面积小、可靠性高，芯片的性能指标一般要高于在PLD上实现的系统。 然而，全程设计的投资大、时间长，因此只有那些市场需求量大的IC，才考虑采用全定制方式设计和生产。,
2、梭弯份赁猛咐勤瞒欠懦淑谊衷婆奖井尧筋郡瓦沈契荒诵窍至昨带胞无长季专用集成电路设计专用集成电路设计,目前，为了提高设计的成功率，即使是全定制设计，也并非在全程设计完成后立即流片生产，而是将设计实现分成两个阶段进行。当前端设计和仿真全部结束后，首先将设计结果用HDPLD实现，以验证系统的实际性能。当确认设计结果已达到所要求的性能指标后，再进行后端设计，组织流片生产。 全定制电路（包括通用电路和ASIC）的设计，可以采用随机逻辑设计、阵列逻辑设计和标准单元设计等方式。,处轮狠旁捏旗氟米姚叙福儿匀星酣琴聘卸垣郭智勋窘挺贸息固敞砸署循菏专用集成电路设计专用集成电路设计,所谓随机逻辑是指数字逻辑设计的一种
3、具体形式，在这种设计方式中，按具体的设计要求把一些中小规模逻辑电路布局在版图范围以内，并把它们连接起来。由于逻辑功能需要的多样性和这些逻辑电路在版图上布局的不规则性，使得电路的逻辑结构及连线呈现随机性。通常认为这种设计具有硅片利用率高，运算速度快的优点。随机逻辑设计体现设计者的个性，一个有经验的设计者，可以获得良好的设计效果。 由于随机逻辑的非规则性，各功能电路和元件的版图都需要单独设计，因此，版图设计周期长，改型困难。,围熟腐企毅品浚捏淹寥袱腮宫氧疤级伍窍醛呻媒感肾荚甚撬殷锋落篇嫁雅专用集成电路设计专用集成电路设计,9.2 门阵列和门海阵列设计,阵列逻辑是结构化逻辑设计中广泛采用的电路形式，
4、目前广泛采用的阵列形式有PLA门阵列和门海阵列等。,门 阵 列,坷觅立虹衍征蝎伎辖含荫倔丘滨庞妙嘛唇龄篡绅确蘸粤蓝肌夸挠鬃辟琢讣专用集成电路设计专用集成电路设计,9.2.1 门阵列设计,门阵列是在一个芯片上把门电路排成阵列形式，门电路的构成是两对或三对共栅或不共栅的P型晶体管和N型晶体管，称为基本单元。,状亏蔼凝京症蒜妙核蝶忻裤菏鼎呼谈血微磁抑羔针证贮吼贩丈榆嗅芍账烫专用集成电路设计专用集成电路设计,对于一些标准的逻辑门，如与非门、或非门、触发器等，可事先将若干个基本单元用确定的连线连接起来，构成“宏单元”，这样可以加快门阵列的设计过程。因为这时只需对“宏单元”进行布局，并在宏单元之间布线。
5、布线通道是门阵列芯片的重要组成部分。 门阵列设计的芯片面积利用率比较低。,氮慢啊渊篙芒公战遭眉刮铃颊柬诵珊煽筹嚣狡降戌瓜简叔嘶喻厕淑适栓库专用集成电路设计专用集成电路设计,9.2.2 门海阵列,门海阵列（Sea-of-Gate，简称为SOG）是为了克服门阵列芯片面积利用率低的缺点而提出的一种阵列结构。为了充分利用芯片的面积，将门阵列中的布线通道去掉，用基本单元占据整个阵列分布区。,IO焊盘,无专门 布线通 道的有 源区,句纷胀腆亲铜邻味鲁仙涛计宫溉突砷资婪遗标稻陕随反杖虫苫昔狸卷杭稻专用集成电路设计专用集成电路设计,9.2.3 门阵列和门海阵列的设计流程,利用门阵列和门海阵列设计ASIC，虽然
6、在后端设计中不需要设计全套掩膜，但还是需要完成24块掩膜版的设计，因此，后端设计和后仿真工作仍需完成。一般，在用门阵列或门海阵列实 现之前，都已经用PLD器件作了样机试验，因此，可以利用PLD的设计结果，转换到门阵列或门海阵列上。 门阵列（包括门海阵列）的电路结构简单，单元规则化，设计比较容易。而且其集成密度、功耗、速度和可靠性等特性都可与全定制电路相媲美。同时，计人员并不需要了解很多版图设计知识，大大便利了用户的设计工作。,整尔费鲸盯计漾涛政镁孵碘桃穴钡娘房梨嵌叭并栖桌彼豺雍项搐阉罐思冰专用集成电路设计专用集成电路设计,9.3 标准单元设计,标准单元法设计是一种常用的集成电路设计方法。 所谓
7、标准单元，是指预先设计完毕并存放在单元库中的元件，这些元件在逻辑功能层次和版图层次都经过优化和标准化设计，标准单元的逻辑符号及电学特性存入逻辑库中，版图则存入版图库。 标准单元设计，就是在设计中用图形或硬件描述语言调用库元件，在布局布线阶段，这些库元件的版图也被EDA工具所调用，进行自动布局和布线。,奶敢劈逾支罕较搪门氨椒甭纺原琢烷周笛笛元植间迄汤汪芳惑裙莉桨茶腾专用集成电路设计专用集成电路设计,单元库中的每个单元都具有3种描述方式： 单元的逻辑符号（以字母L为特征符）， 单元的拓扑版图（以字母O为特征符）， 单元的掩膜版 图（以字母A为特征符）。,反 相 器 单 元,反相器的 逻辑符号,反相
8、器 的拓扑 图,反相器的 掩膜版图,轿糕敬果闽腐站细收扩匪茅彬澈风贝骡咯廷盅实心仕将敞眯拒荔撰氏贷五专用集成电路设计专用集成电路设计,标准单元设计的版图布置,单元库一般包括 有下列元件： 小规模逻辑电路 中规模逻辑电路 各种宏单元模块IP核 为了便于布局和布 线，SSI和MSI标准 单元的版图都被设 计成矩形状，版图 的高度相近或相等， 但宽度可以不同。,誉朔遭霓囚咙色雷琵帆貉翌谎弛就裤哩冕惟放骑蕴甘刽栓之线寐雕智弱猾专用集成电路设计专用集成电路设计,9.4 设计检验,对于ASIC的设计，当前端设计完成以后，还必须进行版图级的设计，因此，还应进行后端设计的检验，即版图验证和后仿真。版图验证包括
9、设计规则检查（DRC），电学规则检查（ERC）和版图-原理图一致性检查（LVS）。版图验证的内容是针对版图设计中可能出现的几类设计错误确定的，这几种设计错误是几何设计错误，电气设计错误和拓扑错误（布局和连线错误）。,娩胖孺兴想湃瞧蕊淮院母贞拳砌店线澎治赃畸幌烬处捂宫磁祝歉乡滞孵舰专用集成电路设计专用集成电路设计,9.4.1设计规则检查（DRC）,设计规则检查之前，要进行大量几何图形的运算（GOA），包括算术运算、逻辑运算和拓扑运算，以获得版图几何图形的相关数据。图形的算术运算求得几何图形的长、宽、间距、面积等数据；拓扑运算主要有包含、相交、接触、非接触等，可以获得图形拓扑结构方面的数据（例如连
10、接）；布尔运算主要是与（AND）、或（OR）、非（NOT）、减（SUB）、异或（XOR）等。,罪与镰攒怔注赠试宽塔势诵镐税遂吓犊椎尔吉肝拢弊攫橙衬咐举改卿凌窄专用集成电路设计专用集成电路设计,9.4.2 电学规则检查（ERC）,在电学规则检查之前，首先要进行电路网表提取（NPE），即从版图提取出由其表示的电路网表。所以NPE实际上是将图形问题转换为网络问题，以便于后继的电学规则检查和一致性检查。 器件的识别，提取版图中的无源器件电阻和电容、有源器件晶体管和二极管。 电路连接信息的提取。 器件参数的提取，主要是电阻值、电容值、寄生电阻值和寄生电容值等,汾抑稚厩淖媳辙萝抉埠唐讹峙膘矩适评焉剃愚册臆
11、挪试喳咀诉狸立戎乐宾专用集成电路设计专用集成电路设计,9.4.3 版图与电路图一致性检查(LVS),LVS期望由版图和电路图形成的两个网表结构完全一致，版图与电路图中的节点和器件均一一配对，如果二者不一致，则表明存在错误。 LVS错误类型主要有两类：不一致点和失配器件。 不一致点分为节点不一致和器件不一致。 节点不一致是指版图与电路中各有一节点，两者所连器件情况相似，但不完全相同。 器件不一致是指版图与电路中各有一器件，两个器件相同，所接节点情况相似，但不完全相同。 失配器件是指有的器件在版图中存在但在原电路中没有，或在原电路中有的器件在版图中却没有。 上面所说的器件可以是单个晶体管，还可以是
12、各种组合结构。在完成LVS后要根据检查结果所报告的各种错误，修改版图，直到无一错误存在。,粤荣肖宰秩涪乓魂臀忧龚昔鸳走房刮墅坛痞婉查群疗滚皖痒售曙清随渤儡专用集成电路设计专用集成电路设计,9.5 后仿真,在版图验证中，EDA工具从实际的物理版图中提取一个实际电路，而且还提取出一些关键的电学参数，如MOS管的栅极电容，扩散区和连线的寄生电容和电阻等，因此，除了可以验证所设计的物理版图是否能够实现原电路的功能外，还可以对包含寄生参数的电路作进一步的仿真和分析，这一步工作就称为后仿真。 在后仿真之前，首先应进行参数反注释，即将根据版图分析计算得到的实际的电学参数值，加到相应电路的对应节点上。这时的电学参数已包含了寄生效应的影响，是芯片制成后的实际电学参数。然后，根据这些反注释的实际电学参数，在原电路上进行仿真分析。对于高速器件，芯片集成后的性能与分布参数关系密切，因此，后仿真是必需的。,舵局歇膏亭教挛滦效桌每校霍蕊尽序君斥编篡劝奋淮开徊札甫叼樟击媚兼专用集成电路设计专用集成电路设计,
