ispDesignEXPERT中VHDL语言的设计方法.doc

1、1ispDesignEXPERT中VHDL语言的设计方法ispDesignEXPERT开发系统提供了使用VHDL语言实现在系统可编程逻辑器件的应用设计的功能。VHDL设计输入的操作步骤Step1- 在 ispDesignEXPERT System Project Navigator主窗 口 中 ， 按 File=New Project 菜 单 建 立 一 个 新 的 工 程 文 件 ，此 时 会 弹 出 如 下 图 所 示 的 对 话 框 ， 在 该 对 话 框 中 的 Project Type 栏 中 ， 选 择 VHDL 类 型 ， 然 后 ， 将 该 工 程 文 件 存 盘 为 demo

2、.syn。step2- 在 ispDesignEXPERT System Project Navigator 主 窗 口 中，选 择 Source=New 菜 单。 在 弹 出 的 New Source 对 话 框 中， 选 择 VHDL Module 类 型。此 时， 软 件 会 产 生 一 个 如 下 图 所 示 的 New VHDL Source 对 话 框：2在 对 话 框 的 各 栏 中， 分 别 填 入 如 上 图 所 示 的 信 息。 按 OK 钮 后， 进 入 文 本 编 辑 器 - Text Editor 编 辑 VHDL 文 件。Step3- 在 Text Editor中

3、输 入 如 下 用 VHDL描 述 的 二 十 进 制 计 数 器的 程 序 ， 存 盘 返 回 到 ispDesignEXPERT System Project Navigator 项 目 引 导 器 窗 口 ， 输 入 的 源 程 序 文 件 demo.vhd显 示 在 Source in Project中 。 二 十 进 制 计 数 器 程 序 及 说 明 如 下 ：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity demo isport(clk,clr,en: in std_l

4、ogic;A,B,C,D,E: out std_logic);end demo;architecture demo_arch of demo issignal count: std_logic_vector(4 downto 0);beginA 选 中 Source in Project源 程 序 区 中 的 ispLSI1016-80LJ44， 在 主 窗 口 右 侧 选 择 Compile Design命令 ， 编 译 文 件 demo.vhd后 生 成 熔 丝 图 文 件 （ *.jed） 。注 ： 一 般 来 讲 ， 第 一 次 输 入 的 VHDL源 程 序 时 都 可 能 存 在

5、语 法 和 其 他输 入 方 面 的 错 误 ， 此 时 可 选 择 菜 单 Tools=Synplicity Synplify Synthesis， 出 现 如 下 窗 口 。 选 Add调 入 demo.vhd， 然 后 对 demo.vhd文 件 进 行 编 译 、 综 合 。 4若 整 个 编 译、 综 合 过 程 无 错 误， 该 窗 口 在 综 合 过 程 结 束 时 会 自 动 关 闭。 若 在 此 过 程 中 出 错， 双 击 上 述 Synplify 窗 口 中 Source Files 栏 中 的 demo.vhd 文 件 进 行 修 改 并 存 盘， 然 后 按 RUN

6、钮 重 新 编 译。Step5- 编 译 和 综 合 各 步 骤 通 过 后 ， 要 形 成 可 以 将 程 序 下 载 到实 验 板 上 的 *.jed文 件 ， 为 此 ， 在 文 本 编 辑 软 件 中 编 写 一 个 引 脚锁 定 文 件 （ *.prn） ,将 程 序 中 的 输 入 /输 出 信 号 与 实 验 板 上 的ispLSI1016芯 片 的 具 体 管 脚 一 一 对 应 。下面是demo中的二十进制计数器的引 脚 锁 定 文 件 demo.prn:In/out信 号 引 脚 属 性 芯 片 引 脚 号Clk In 11Clr In 14En In 24A Out 15

7、B Out 16C Out 17D Out 18E out 19此 后 ， 打 开 编 译 设 计 文 件 的 Compile Design的 Compile Properties对 话 框 ， 在 Pin文 本 框 中 输 入 引 脚 锁 定 文 件Demo.prn,然 后 单 击 “确 定 ”按 钮 ， 完 成 引 脚 锁 定 功 能 。step6- 返 回 到 ispDesignEXPERT System Project Navigator 项 目 引 导 器 窗 口 ， 选 中 Source in Project源 程 序 区 中 的 ispLSI1016-80LJ44， 在 主 窗

8、口 右 侧 选 择Compile Design命 令 ， 编 译 文 件 demo.vhd后 生 成 用 于 下 载 的 熔丝 图 文 件 demo.jed。下载 熔丝图文件为了下载熔丝图文件到实验板的ispLSI1016-80PLCC44芯片中，执行如下操作：1、检查实验板的编程接口电缆是否已连接到计算机的并行接口处，如未连好，文件存盘后关闭计算机，将接口电缆连接好后开机；2、在ispDesignEXPERT System Project Navigator 左侧的Source in 5Project窗口中，选中系统可编程逻辑器件ispLSI1016-80LJ44；3、在右侧的窗口中，双击系

9、统可编程逻辑器件的ISP Daisy Chain Download(莲花链式下载)命令，进入程序下载操作；4、双击LSC ISP Daisy Chain Download 系统中的SCAN按钮开始扫描操作，查找用户实验板上的ispLSI器件，如果计算机的并行接口和编程接口电缆连接以及编程接口电缆和用户电路板的连接无误，则程序将显示用户电路板的ispLSI集成电路的型号，然后提示Scan Board: successful。5、在Browse窗口中找到需要下载的.jed文件，并选择PV(Program use ieee.std_logic_1164.all;XclkclkD0-A0D1-A1D2

10、-A2D3-A36use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity freq isport (xclk,clk: in std_logic;A0,B0,C0,D0,A1,B1,C1,D1:out std_logic;A2,B2,C2,D2,A3,B3,C3,D3:out std_logic);end;architecture example of freq issignal countb:std_logic_vector(3 downto 0);signal count0:std_logic_vector(3

11、 downto 0);signal count1:std_logic_vector(3 downto 0);signal count2:std_logic_vector(3 downto 0);signal count3:std_logic_vector(3 downto 0);signal en,clr,m0,m1,m2:std_logic;beginP1:process(xclk,en,clr)beginif(clr=0) thencount0“0111“) thenen=1;elseen=0;end if;end process P5;A0=count0(0);B0=count0(1);

12、C0=count0(2);D0=count0(3);A1=count1(0);B1=count1(1);C1=count1(2);D1=count1(3);A2=count2(0);B2=count2(1);C2=count2(2);D2=count2(3);A3=count3(0);B3=count3(1);C3=count3(2);D3=count3(3);end example;完成上述程序的输入设计文件并且编译通过后，在ispDesignEXPERT Project Navigator 中选择在系统可编程逻辑器件 ispLSI1016-80PLCC44，编译设计文件（Compile D

13、esign），如果要形成可以将程序下载到实验板的熔丝图文件（.jed ），还要在文本编辑软件中编写一个引脚锁定文件（*.prn ），将程序中的输入/输出信号与实验板上的ispLSI1016芯片的具体管脚一一对应。以下是该数字频率计的引脚锁定文件freq.prn:输入/输出信号名 引脚属性 芯片的引脚编号Xclk In 11Clk In 35A0 Out 15B0 Out 16C0 Out 17D0 Out 18A1 Out 19B1 Out 20C1 Out 21D1 Outr 22A2 Out 25B2 Out 26C2 Out 27D2 Out 289A3 Out 29B3 Out 30C

14、3 Out 31D3 out 32打开Compile Design 的Compile Properties 对话框，在Pin 文本框中输入引脚锁定文件freq.prn，然后单击“确定”按纽。须注意的是ispLSI1016-80的35脚既可作为一个输入信号Y1，也可定义为复位信号（RESET），如果不加任何控制，在编译适配软件时，将Y1默认为系统复位端口。由于在本实验中 ispLSI1016-80的 35脚是作为一个时钟输入信号使用的，因此需要通过编译器控制参数将ispLSI1016-80的35脚定义为时钟输入脚，即在Compiler Properties对话框中将 Y1端口定义为复位信号无效 ( Y1 as RESET )。最后，按Ctrl+R组合键执行下载操作，将生成的熔丝图文件下载到实验板的isp LSI1016-80PLCC40芯片上，下载操作结束后，实验板上的4个LED数码管（LED4-LED1 ）应显示输入信号的数字频率。其它的数字系统设计如自动售货机、电子钟、交通信号灯等同学们可查阅文献3。