1、第5章 Verilog语法与要素5.1 Verilog语言要素空白符和注释 标识符（Identifiers）=count=COUNT /COUNT与count是不同的=_A1_d2 /以下划线开头=R56_68=FIVE关键字（Keywords）5.2 常量整数（integer）整数（integer）实数（Real）字符串（Strings）5.3 数据类型数据类型5.3.1 net型5.3.2 Variable型5.4 参数(parameter)【例5.2】 采用参数定义的数据比较器module compare_w(a,b,larger,equal,less);parameter SIZE=6
2、; /参数定义inputSIZE-1:0 a,b;output larger,equal,less;wire larger,equal,less;assign larger=(ab);assign equal=(a=b);assign less=(a大于=大于或等于5等式运算符（Equality Operators）=等于!=不等于=全等!=不全等6缩位运算符（Reduction operators）n即：信号=条件?表达式1:表达式2;当条件成立时，信号取表达式1的值，反之取表达式2的值。9位拼接运算符（concatenation operators） 该运算符将两个或多个信号的某些位拼接起来。信号1的某几位，信号2的某几位，信号n的某几位
