1、一、 填空题（ 10 分 ,每小题 1 分） 1. 用 EDA 技术进行电子系统设计的目标是最终完成 的设计与实现 。 2. 可编程器件分为 和 。 3. 随着 EDA 技术的不断完善与成熟， 的设计方法更多的被应用于Verilog HDL 设计当中。 4. 目前国际上较大的 PLD器件制造公司有 和 公司。 5. 完整的条件语句将产生 电路，不完整的条件 语句将产生 电路。 6. 阻塞性赋值符号为 ，非阻塞性赋值符号为 。 二、选择题 (10 分，每小题 2 分 ) 1. 大规模可编程器件主要有 FPGA、 CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是 。 A FPGA
2、 全称为复杂可编程逻辑器件； B FPGA 是基于乘积项结构的可编程逻辑器件； C 基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置； D 在 Altera 公司生产的器件中， MAX7000 系列属 FPGA 结构。 2. 基于 EDA 软件的 FPGA / CPLD 设计流程为：原理图 /HDL 文本输入 综合 _ _ 适配 编程下载 硬件测试。正确的是 。 功能仿真 时序仿真 逻辑综合 配置 分配管脚 A B C D 3. 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化 。 流水线设计 资源共享 逻
3、辑优化 串行化 寄存器配平 关键路径法 A B C D 4. 下列标识符中， _是不合法的标识符。 A 9moon B State0 C Not_Ack_0 D signall 5. 下列语句中，不属于并行语句的是： _ A过程语句 B assign 语句 C元件例化语句 D case 语句 三、 EDA 名词解释（ 10 分） 写出下列缩写的中文含义： ASIC： RTL： FPGA： SOPC： CPLD： LPM： EDA： IEEE： IP： ISP： 四、简答题（ 10 分） 1、 简要说明仿真时阻塞赋值与非阻塞赋值的区别（本题 4分）。 答： 非阻塞（ non-blocking)赋
4、值方式 ( b= a)： b的值被赋成新值 a的操作 , 并不是立刻完成的，而是在块结束时才完成； 块内的多条赋值语句在块结束时同时赋值； 硬件有对应的电路。 阻塞（ blocking)赋值方式 ( b = a)： b的值立刻被赋成新值 a； 完成该赋值语句后才能执行下一句的操作； 硬件没有对应的电路，因而综合结果未知。 2、 简述有限状态机 FSM 分为哪两类？有何区别？有限状态机的状态编码风格主要有哪三种？ FSM的三段式描述风格中，三段分别描述什么？（本题 6 分） 答： Mearly 型， Moore 型；前者与输入与当前状态有关，而后者只和当前状态有关； Binary， Gray，O
5、ne-Hot 编码；分别为状态保存，状态切换，输出； 五、程序注解（ 20 分 ,每空 1 分） module AAA ( a ,b ); 定义模块名为 AAA，端口为 a， b output a ; 定义 a 为输出端口 input 6:0 b ; 定义 b 为输出端口， b 为 7 位二进制数 reg2:0 sum; sum 为 reg 型变量，用于统计赞成的人数 integer i; 定义整型变量 i 为循环控制变量 reg a ; 定义 a 为寄存器变量 always (b) 过程语句，敏感变量为 b begin 语句块 sum = 0; sum 初值为 0 for(i = 0;i=6
6、;i = i+1) for 语句 ，统计 b 为 1 的个数 if(bi) 条件语句 sum = sum+1; 只要有人投赞成票，则 sum 加 1 if(sum2) a = 1; 若超过 4 人赞成，则表决 通过 else a = 0; 若不到 4 人，则不通过 end endmodule 本程序的逻辑功能是： 7 人投票表决器 。 四、 VerilogHDL 语言编程题（ 1、 2 小题 10 分， 3 小题 20 分） 要求：写清分析设计步骤和注释。 1. 1.试用 Verilog HDL 描述一个带进位输入、输出的 8 位全加器。 2. 端口： A、 B 为加数， CIN 为进位输入，
7、 S 为和， COUT 为进位输出 3. module add4v(a,b,ci,s,co); 4. input3:0 a; 5. input3:0 b; 6. input ci; 7. output3:0 s; 8. output co; 9. 10. wire3:0 carry; 11. 12. function fa_s(input a,input b,input ci); 13. fa_s = a b ci; 14. endfunction 15. 16. function fa_c(input a,input b,input ci); 17. fa_c = a 18. endfunc
8、tion 19. 20. assign s0 = fa_s(a0,b0,ci); 21. assign carry0 = fa_c(a0,b0,ci); 22. 23. assign s1 = fa_s(a1,b1,carry0); 24. assign carry1 = fa_c(a1,b1,carry0); 25. 26. assign s2 = fa_s(a2,b2,carry1); 27. assign carry2 = fa_c(a2,b2,carry1); 28. 29. assign s3 = fa_s(a3,b3,carry2); 30. assign co = fa_c(a3
9、,b3,carry2); 31. endmodule 32. 2.编写一个带异步清零、异步置位的 D 触发器。 33. 34. 35. 3.设计一个 带有异步复位控制端和时钟使能控制端的 10 进制计数器。 36. mdule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); 37. input CLK ; 38. input EN ; 39. input RST ; 40. input LOAD ; 41. input 3:0 DATA ; 42. output 3:0 DOUT ; 43. output COUT ; 44. reg 3:0 Q1 ; 45.
10、reg COUT ; 46. assign DOUT = Q1; 47. always (posedge CLK or negedge RST) begin 48. if (!RST) Q1 = 0; 49. else if (EN) 50. begin 51. if (!LOAD) Q1 = DATA; 52. else if (Q19) Q1 = Q1+1; 53. else Q1 = 4b0000; 54. end 55. end 56. always (Q1) 57. if (Q1=4h9) COUT = 1b1; 58. else COUT = 1b0; 59. endmodule 一 、填空题（每空 2分，共 20分） 1、 ASIC 2、 FPGA 和 CPLD 。 3、 自顶向下 4、 Altera 和 Xilinx 5、 组合 时序 6、 = = 二、选择题 (10 分，每小题 2 分 ) 1、 C 2、 B 3、 B 4、 A 5、 D 三、 EDA 名词解释（ 10 分） ASIC 专用集成电路 RTL 寄存器传输级 FPGA 现场可编程门阵列 SOPC 可编程片上系统 CPLD 复杂可编程逻辑器件 LPM 参数可定制宏模块库 EDA 电子设计自动化 IEEE 电子电气工程师协会 IP 知识产权核 ISP 在系统 可 编程
