1、射频集成电路设计,总结,王乾斌,射频集成电路电容设计,大于10nH的电感占据着显著的芯片面积并且具有很差的Q值（通常低于10）以及很低的自谐振频率。 具有高Q的温度系数电容是可以实现的，但精度很差（大约20%）。 最节省面积的电容往往具有很高的损耗和很差的电压系数。 有低的电容值和低温度系数的电阻是很难制造的。 源漏扩散区做成电阻，阱可以作为电阻但寄生电容很大，Mos晶体管可用作一个电阻但其精度很差。,PN结电容,注：其中VF是加在pn结两端的正向偏置电压，是内建电势，n为掺杂系数；当为突变结掺杂系数等于1/2,当为线性渐变结掺杂系数等于1/3。,螺旋电感,螺旋电感：占据较大的面积，具有较大的
2、损耗。直流电阻性损耗因趋肤效应而更加突出，趋肤效应在射频是会引起在导体中不均匀的电流分布。其结果减小了有效横截面积，增加了串联电阻RS。,衬底之间的电容COX则是片上螺旋电感的另一个明显的问题。 另一个寄生元件CP是电感两端的并联电容。（二） 键合线电感：它们比平面螺旋电感每单位长度具有更多的表面积，而电阻损耗则较小，从而具有较高的Q值。同时，它们也可以相距较远地放在任何导电平面之上以减小电容（由此提高谐振频率）和减小有镜像感应电流引起的损耗。,弱反型区的Mos管工作在亚阈值区，它就像NPN双极性晶体管，其中源和漏区的作用分别如同发射极和集电极，而(非反向的)衬底特性有点像基极。但是这样的电路
3、显示出很差的频率响应，这是因为MOSFET在这一工作区域是具有较小的gm。(1)速度饱和对晶体管动态特性的影响短沟Mos器件在饱和区跨导的极限值：,为了简化wT计算，假设Cgs为输入电容的主要部分。进一步假设短沟效应并不显著影响电荷分享情况，所以Cgs的特性仍然近似地与长沟道限度是一样： 由此可得到短沟道器件的wT跟1/L成正比。,（2）阈值电压的降低 （3）衬底电流 （4）栅电流 （5）沟道长度调制 （6）背栅偏置“体效应” （7）温度的变化 （8）垂直电场方向上的迁移率降低 （9）渡越时间的影响,微过孔电路板上不同性质的电路必须分隔，但是又要在不产生电磁干扰的最佳情况下连接，这就需要用到微
4、过孔(microvia)。通常微过孔直径为0.05mm至0.20mm，这些过孔一般分为三类，即盲孔(blind via)、埋孔(bury via)和通孔(through via)。盲孔位于印刷线路板的顶层和底层表面，具有一定深度，用于表层线路和下面的内层线路的连接，孔的深度通常不超过一定的比率(孔径)。埋孔是指位于印刷线路板内层的连接孔，它不会延伸到线路板的表面。上述两类孔都位于线路板的内层，层压前利用通孔成型制程完成，在过孔形成过程中可能还会重叠做好几个内层。第三种称为通孔，这种孔穿过整个线路板，可用于实现内部互连或作为组件的黏着定位孔。,采用分区技巧采用分区技巧 在设计RF电路板时，应尽可
5、能把高功率RF放大器(HPA)和低噪音放大器(LNA)隔离开来。简单的说RF接，就是让高功率RF发射电路远离低功率收电路。如果PCB板上有很多空间，那么可以很容易地做到这一点。但通常零组件很多时，PCB空间就会变的很小，因此这是很难达到的。可以把它们放在PCB板的两面，或者让它们交替工作，而不是同时工作。高功率电路有时还可包括RF缓冲器(buffer)和压控振荡器(VCO)。设计分区可以分成实体分区(physical partitioning)和电气分区(Electrical partitioning)。实体分区主要涉及零组件布局、方位和屏蔽等问题；电气分区可以继续分成电源分配、RF走线、敏感
6、电路和信号、接地等分区。,实体分区 零组件布局是实现一个优异RF设计的关键，最有效的技术是首先固定位于RF路径上的零组件，并调整其方位，使RF路径的长度减到最小。并使RF输入远离RF输出，并尽可能远离高功率电路和低功率电路。最有效的电路板堆栈方法是将主接地安排在表层下的第二层，并尽可能将RF线走在表层上。将RF路径上的过孔尺寸减到最小不仅可以减少路径电感，而且还可以减少主接地上的虚焊点，并可减少RF能量泄漏到层叠板内其它区域的机会。 在实体空间上，像多级放大器这样的线性电路通常足以将多个RF区之间相互隔离开来，但是双工器、混频器和中频放大器总是有多个RF/IF信号相互干扰，因此必须小心地将这一
7、影响减到最小。RF与IF走线应尽可能走十字交叉，并尽可能在它们之间隔一块接地面积。正确的RF路径对整块PCB板的性能而言非常重要，这也就是为什么零组件布局通常在行动电话PCB板设计中占大部份时间的原因。,在行动电话PCB板上，通常可以将低噪音放大器电路放在PCB板的某一面，而高功率放大器放在另一面，并最终藉由双工器在同一面上将它们连接到RF天线的一端和基频处理器的另一端。这需要一些技巧来确保RF能量不会藉由过孔，从板的一面传递到另一面，常用的技术是在两面都使用盲孔。可以藉由将盲孔安排在PCB板两面都不受RF干扰的区域，来将过孔的不利影响减到最小。金属屏蔽罩 有时，不太可能在多个电路区块之间保留
8、足够的区隔，在这种情况下就必须考虑采用金属屏蔽罩将射频能量屏蔽在RF区域内，但金属屏蔽罩也有副作用，例如：制造成本和装配成本都很高。,外形不规则的金属屏蔽罩在制造时很难保证高精密度，长方形或正方形金属屏蔽罩又使零组件布局受到一些限制；金属屏蔽罩不利于零组件更换和故障移位；由于金属屏蔽罩必须焊在接地面上，而且必须与零组件保持一个适当的距离，因此需要占用宝贵的PCB板空间 。尽可能保证金属屏蔽罩的完整非常重要，所以进入金属屏蔽罩的数字信号线应该尽可能走内层，而且最好将信号线路层的下一层设为接地层。RF信号线可以从金属屏蔽罩底部的小缺口和接地缺口处的布线层走线出去，不过缺口处周围要尽可能被广大的接地
9、面积包围，不同信号层上的接地可藉由多个过孔连在一起。尽管有以上的缺点，但是金属屏蔽罩仍然非常有效，而且常常是隔离关键电路的唯一解决方案。,电源去耦电路 此外，恰当而有效的芯片电源去耦(decouple)电路也非常重要。许多整合了线性线路的RF芯片对电源的噪音非常敏感，通常每个芯片都需要采用高达四个电容和一个隔离电感来滤除全部的电源噪音。(图一)最小电容值通常取决于电容本身的谐振频率和接脚电感，C4的值就是据此选择的。C3和C2的值由于其自身接脚电感的关系而相对比较大，从而RF去耦效果要差一些，不过它们较适合于滤除较低频率的噪音信号。RF去耦则是由电感L1完成的，它使RF信号无法从电源线耦合到芯
10、片中。因为所有的走线都是一条潜在的既可接收也可发射RF信号的天线，所以，将射频信号与关键线路、零组件隔离是必须的。,这些去耦组件的实体位置通常也很关键。这几个重要组件的布局原则是：C4要尽可能靠近IC接脚并接地，C3必须最靠近C4，C2必须最靠近C3，而且IC接脚与C4的连接走线要尽可能短，这几个组件的接地端(尤其是C4)通常应当藉由板面下第一个接地层与芯片的接地脚相连。将组件与接地层相连的过孔应该尽可能靠近PCB 板上的组件焊盘，最好是使用打在焊盘上的盲孔将连接线电感减到最小，电感L1应该靠近C1。一个集成电路或放大器常常具有一个开集极(open collector)输出，因此需要一个上拉电
11、感(pullup inductor)来提供一个高阻抗RF负载和一个低阻抗直流电源，同样的原则也适用于对这一电感的电源端进行去耦。有些芯片需要多个电源才能工作，因此可能需要两到三套电容和电感来分别对它们进行去耦处理，如果该芯片周围没有足够的空间，那么去耦效果可能不佳。,尤其需要特别注意的是:电感极少平行靠在一起，因为这将形成一个空芯变压器，并相互感应产生干扰信号，因此它们之间的距离至少要相当于其中之一的高度，或者成直角排列以使其互感减到最小。电气分区 电气分区原则上与实体分区相同，但还包含一些其它因素。现代行动电话的某些部份采用不同工作电压，并借助软件对其进行控制，以延长电池工作寿命。这意味着行
12、动电话需要运行多种电源，而这产生更多的隔离问题。电源通常由连接线(connector)引入，并立即进行去耦处理以滤除任何来自电路板外部的噪音，然后经过一组开关或稳压器，之后，进行电源分配。 在行动电话里，大多数电路的直流电流都相当小，因此走线宽度通常不是问题，不过，必须为高功率放大器的电源单独设计出一条尽可能宽的大电流线路，以使发射时的压降(voltage drop)能减到最低。为了避免太多电流损耗，需要利用多个过孔将电流从某一层传递到另一层。此外，如果不能在高功率放大器的电源接脚端对它进行充分的去耦，那么高功率噪音将会辐射到整块电路板上，并带来各种各样的问题。高功率放大器的接地相当重要，并经
13、常需要为其设计一个金属屏蔽罩。,RF输出必须远离RF输入 在大多数情况下，必须做到RF输出远离RF输入。这原则也适用于放大器、缓冲器和滤波器。在最坏的情况下，如果放大器和缓冲器的输出以适当的相位和振幅反馈到它们的输入端，那么它们就有可能产生自激振荡。它们可能会变得不稳定，并将噪音和互调相乘信号(intermodulation products)添加到RF信号上。 如果射频信号线从滤波器的输入端绕回输出端，这可能会严重损害滤波器的带通特性。为了使输入和输出得到良好的隔离，首先在滤波器周围必须是一块主接地面积，其次滤波器下层区域也必须是一块接地面积，并且此接地面积必须与围绕滤波器的主接地连接起来。
14、把需要穿过滤波器的信号线尽可能远离滤波器接脚也是个好方法。此外，整块电路板上各个地方的接地都要十分小心，否则可能会在不知不觉中引入一条不希望发生的耦合信道。(图二)详细说明了这一接地办法。,有时可以选择走单端(single-ended)或平衡的RF信号线(balanced RF traces)，有关串音(crosstalk)和EMC/EMI的原则在这里同样适用。平衡RF信号线如果走线正确的话，可以减少噪音和串音，但是它们的阻抗通常比较高。而且为了得到一个阻抗匹配的信号源、走线和负载，需要保持一个合理的线宽，这在实际布线时可能会有困难。缓冲器 缓冲器可以用来提高隔离效果，因为它可把同一个信号分为
15、两个部份，并用于驱动不同的电路。尤其是本地振荡器可能需要缓冲器来驱动多个混频器。当混频器在RF频率处到达共模隔离(common mode isolation)状态时，它将无法正常工作。缓冲器可以很好地隔离不同频率处的阻抗变化，从而电路之间不会相互干扰。缓冲器对设计的帮助很大，它们可以紧跟在需要被驱动电路的后面，从而使高功率输出走线非常短，由于缓冲器的输入信号电平比较低，因此它们不易对板上的其它电路造成干扰。,压控振荡器 压控振荡器(VCO)可将变化的电压转换为变化的频率，这一特性被用于高速频道切换，但它们同样也将控制电压上的微量噪音转换为微小的频率变化，而这就给RF信号增加了噪音。总之，在压控
16、振荡器处理过以后，再也没有办法从RF输出信号中将噪音去掉。困难在于VCO控制线(control line)的期望频宽范围可能从DC到2MHz，而藉由滤波器来去掉这么宽的频带噪音几乎是不可能的；其次，VCO控制线通常是一个控制频率的反馈回路的一部份，它在很多地方都有可能引入噪音，因此必须非常小心处理VCO控制线。谐振电路 谐振电路(tank circuit)用于发射机和接收机，它与VCO有关，但也有它自己的特点。简单地说，谐振电路是由一连串具有电感电容的二极管并连而成的谐振电路，它有助于设定VCO工作频率和将语音或数据调变到RF载波上。,所有VCO的设计原则同样适用于谐振电路。由于谐振电路含有数
17、量相当多的零组件、占据面积大、通常运行在一个很高的RF频率下，因此谐振电路通常对噪音非常敏感。信号通常排列在芯片的相邻接脚上，但这些信号接脚又需要与较大的电感和电容配合才能工作，这反而需要将这些电感和电容的位置尽量靠近信号接脚，并连回到一个对噪音很敏感的控制环路上，但是又要尽量避免噪音的干扰。要做到这点是不容易的。 自动增益控制放大器 自动增益控制(AGC)放大器同样是一个容易出问题的地方，不管是发射还是接收电路都会有AGC放大器。AGC放大器通常能有效地滤掉噪音，不过由于行动电话具备处理发射和接收信号强度快速变化的能力，因此要求AGC电路有一个相当大的频宽，这就使AGC放大器很容易引入噪音。
18、,设计AGC线路必须遵守模拟电路的设计原则，亦即使用很短的输入接脚和很短的反馈路径，而且这两处都必须远离RF、IF或高速数字信号线路。同样，良好的接地也必不可少，而且芯片的电源必须得到良好的去耦。如果必须在输入或输出端设计一条长的走线，那么最好是选择在输出端实现它，因为，通常输出端的阻抗要比输入端低得多，而且也不容易引入噪音。通常信号电平越高，就越容易将噪音引入到其它电路中。接地要确保RF走线下层的接地是实心的，而且所有的零组件都要牢固地连接到主接地上，并与其它可能带来噪音的走线隔离开来。此外，要确保VCO的电源已得到充分去耦，由于VCO的RF输出往往是一个相当高的电平，VCO输出信号很容易干
19、扰其它电路，因此必须对VCO加以特别注意。事实上，VCO往往放在RF区域的末端，有时它还需要一个金属屏蔽罩。在所有PCB设计中，尽可能将数字电路远离模拟电路是一个大原则，它同样也适用于RF PCB设计。公共模拟接地和用于屏蔽和隔开信号线的接地通常是同等重要的。同样应使RF线路远离模拟线路和一些很关键的数字信号，所有的RF走线、焊盘和组件周围应尽可能是接地铜皮，并尽可能与主接地相连。微型过孔（microvia）构造板在RF线路开发阶段很有用，它毋须花费任何开销就可随意使用很多过孔，否则在普通PCB板上钻孔将会增加开发成本，这在大批量产时是不经济的。,将一个实心的整块接地面直接放在表面下第一层时，
20、隔离效果最好。将接地面分成几块来隔离模拟、数字和RF线路时，其效果并不好，因为最终总是有一些高速信号线要穿过这些分开的接地面，这不是很好的设计。,Equivalent Circuit Model,symmetric inductor with center-tap KEY:inductor parameter are describe below N:number of turns 电感的圈数 W:inductor track width S:spacing between tracks 轨道间距 R:inner radius of inductor 电感内径 R1=R2=a*N*DA2+b*
21、N+c*DA+d*N2+e Rs1=Rs2=a*N*DA2+b*N+c*DA+d*N2+e C12=a*N+b*N*DA+c*N2+d*DA2+e,Cox1=a*N*DA+b Cox2=Cox1 Cox3=Cox1+Cox2 Rsub1=Rsub2=a/(N*DA)+b/DA+c/N+d Rsub3=Rsub1/Rsub2 Csub1=1.053e-11/Rsub1 Csub2=Csub1 L1=L2=a*Nb*DAc*DOd+e*Nf+g explation:where a ,b,c,d,e,f and g are fitting parameters,DO is outer diamete
22、r and DA(averagdiameter)=(DO+DI)/2.,Scaling rules and model parameters of STD with W=15um,where: STD standardSYM symmetricSYMCT symmetric with center tap,MIM CAP MODEL,Rtop(m ohm)=(8000/(L/W)+150) Ltop(pH)=(w*0.11-L*0.15+10.7) Cmin(fF)=(L*w)*1.025+2*(L+w)*0.2425) Rbot(m ohm)=(3000/(L*w)+(L*w)*28+268
23、.7+w*11.75) Lbot(pH)=(w*0.13+L*0.43+10.7) For MiM capacitor with metal shield Cox(fF)=(w+0.8)*(L+0.8)+(w+3.4)*4.4)*0.0396+(L+0.8)* 0.01+1.0093) For MiM capacitor without metal shield Cox(fF)=(w+0.8)*(L+0.8)+(w+3.4)*4.4)+(L+0.8+4.4)*1.5) *0.0056+0.2234) Csub(fF)=(w+(0.4+7.1)*2)*(L+(0.4+2.2+4)*2)*0.00
24、22 Rsub(ohm)=29545/(w+(0.4+7.1)*2)*(L+(0.4+2.2+4)*2)where: L : Length of top plate metal in umW: Width of top plate metal in um,Parameter table of MIM without shield model,Parameter table of MIM with shield model,MOS MODEL,The bias conditions are: 1.8v NMOS:|vgs|:0.51.8v,|vds|:0.61.8v,|vbs|:01.8v 1.
25、8v PMOS:|vgs|:0.61.8v,|vds|:0.61.8v,|vbs|:01.8v 3.3v N/PMOS:|vgs|:0.83.3v,|vds|:0.83.3v,|vbs|:03.3vfor the 1.8v N/PMOS the valid gate length ranges from 0.180.5um and the valid gate width per finger ranges from 1.58um,the valid finger numbers range from 164.the 3.3v N/PMOS devices are valid with len
26、gth 0.350.5um for PMOS and with width of 1.58um.the valid finger numbers range from 164.,When the total power of the device is higher than0.21w, self-heating effect will occur,it will degrate the device performance .therefore the maximum power of power valid range is limited up to 0.21w. Attention:T
27、he MOSFETwas designed as a two-port network where bulk and source are both RF grounded ,the gate is at port1 and the drain is at Port2. Two-port S-parameter measurment was performed with frequency sweep from 100MHz to 20.1GHz.,Description of equivalent circuit is summarized below: 1)The intrinsic MO
28、S is from 0.18um logic MOS models andthe junction diodes in the intrinsic MOS are disabled by setting AS,AD,PS and PD to zero. 2)Rsb,Rdb and Rb to model the substrate resistance. 3)Csb,Cdb and Cb to model the substrate capacitance. 4)Rg to model the effective gate resistance. 5)Two external drain to
29、 bulk junction diodes,one(Djdb_f)models the area and field-edge sidewall diode and the other (Djdb_g)modelsgate-edge sidewall dixde. 6)Two external source to bulk junction diodes,one(Djsb_f)models the area and field-edge sidewall diode and the other (Djsb_g)modelsgate-edge sidewall dixde.,7)Rd and R
30、s to model the parasitic resistance of the metal routing connected to the drain/source of the MOS transistor .The 1.8v and 3.3v MOSFETs share the same equations for Rd and Rs calculations. 8)Cgs,Cgd and Cds to model the parasitic capacitance from the metal routing connected to the gate/drain/source
31、of the MOS transistor.The 1.8v and 3.3v MOSFETs share the same equations for claculation ofCgs,Cgd and Cds.,sub-circuit element for 1.8v nominal Vt PMOS transistor,The statistical model is extracted from 1000 sets of electrical parameters,Each set of data contains the information of Vt,Idsat,Idlin,I
32、off,Gds,Gm and Gamma for four dimension ,Wmax/Lmax,Wmax/Lmin,Wmin/Lmax,Wmax/Lmin.All dustributions and parameter correlation are modeled according to these 1000 data sets,After determining statistcal correlations based on the 1000 data sets,a bigger data set of Idsat for Wmax/ Lmin is used to find a
33、 stretch factor to cover the process variation ,In the words,the extracted correlations are prereserved from a smaller size of statistical data and the final 3-sigma is decided by a larger size of statistical data. There are four key component parameter,A1A4,to control all 3-sigma spice model parame
34、ter.when users run Monte Carlo,these four parameters randomly vary according to the Gaussian distribution.,MOS VARACTOR MODEL,Model Usage guide Two sets of MOS Varactor of 1.8v and 3.3v are modele based on two-port S-parameter measurement and Y-parameter fitting. It is designed as a two-port network
35、 where the bulk is connected to a ground node via P-substrate,Two-port S parameter was measured with frequence sweep from 50MHz to 20.05GHz.An open pad test structure measurement is conducted to de-embed the probe pad through Y-parameter.,Equivalent Circuit Model,The definitions of the parameters,Lg
36、ate:Overall inductance of port 1 Vias and Gate. Lsd: Overall inductance of port 2 Vias and Bulk. Rgate:Resistance of the unit cell vias/contacts at port1 and Gate. Rsd:Resistance of the unit cell vias/contacts at port 2 and Buld. Cgate:Variable Capacitance of the MOS Varactor. Cgmin:capacitance at m
37、ost reverse bias dCg:capacitive coefficient Vg:voltage difference across the Cgate dVg:voltage coefficient Vgnorm:voltage coefficient Cpar:Parasitic Capacitance of the MOS Varactor from overlap and interconnect capacitance Dnwpsub:Diode existing between N-well and P-well Rsub:P-substrate resistance
38、Csub:P-substrate capacitance,Extracted parameters of 1.8V MOS varactors,Extracted parameters of 3.3V MOS varactors,Model usage guide and test structureTwo sets of junction varactors are modeled based on2-port S-parameter measurement and Y-parameter fitting.Oneset is scalable with number of strip fro
39、m 1 to 50 with 40um width;the other is scalable with width from20um to 60um with 36 strips.The length of the junction varactor is 0.42um for both two sets.They are modeled with the same equivalent circuit.It is designed as a two-port network where the bulk is connected to a DC bias via deep N-well.T
40、wo-port S-parameter was performed with frequency sweep from 100MHz to 20.1GHz.The anode is the P+ region and the number of sripes represents the P+region.An Open pad test structure measurement is conducted to de-embed the probe pad and a short test structure is measured to de-embed the shunt element
41、 through Y-parameter.,Equivalent circuit model,L1(and L2):the inductance of port1 (and port2)elecrode R1(and R2):the resistance of port1 (and port2)elecrode D1:the diode between P+ and N-well D2:the diode between N-well and P-substrate Rsub:P-substrate resistance Csub:P-substrate capacitance,Resisto
42、r model,Model usage guide The RF resistor models cover P+ poly resistors with silicide(SA),poly without silicide(RPO),and HRI. The valid ranges for three different types resistors are shown in the following table.,1/ Capacitors and resistors have parasitic inductance, about 0.4nH for surface mount a
43、nd 4nH for a leaded component. 2/ If you don“t want a high bandwidth transistor to oscillate place lossy components in at least 2 of the 3 leads. Ferrite beads work well.3/ When taking DC measurements in a circuit and they don“t make sense, suspect that something is oscillating. 4/ Opamps will often
44、 oscillate when driving capacitive loads. 5/ The base-emitter voltage Vbe of a small signal transistor is about 0.65v and drops about 2mV/deg C. Vbe goes down with increasing temp. 6/ Multiply 0.13nV by the square root of the ohmic value of a resistor to find the noise in a 1Hz bandwidth. Then multi
45、ply by the square root of the BW in Hz gives the total noise voltage. 7/ Johnson noise current goes down with a increase in resistance. 8/ The impedance looking into the emitter of a transistor at room temp is 26Ohm/Ie in mA 9/ All amplifiers are differential in that they are referenced to ground so
46、mewhere. 10/ Typical metal film resistor has a temp coef of about 100 ppm/deg C,11/ The input noise voltage of a quiet op amp is 1nv/sqrt(Hz) but there are plenty available with 20nV/sqrt(Hz). Op amps with bipolar front-ends have lower voltage noise and higher current noise than those with FET front
47、-ends 12/ Using an LC circuit as a power supply filter can actually multiply the power supply noise at the filter“s resonant frequency. Use inductor with low Q to overcome this. 13/ Use comparators for comparing and op amps for amplifying and don“t even think of mixing the two. 14/ Ceramic caps with
48、 any other dielectric other than NPO should only be used for bypass applications. 15/ An N-channel enhancement-mode FET needs +ve voltage on the gate-source to conduct form drain-source. 16/ Small signal JFETS work very well as low-leakage diodes by connecting drain & source together in log current-
49、to-voltage converters and low leakage input protection. Small signal bipolars with b-c tied together will also make nice low-leakage diodes. 17/ With low pass filter use Bessel for least amount of overshoot in the time domain, and Cauer (or elliptic) for fastest rolloff in the freq domain. 18/ dB is
50、 always 10 times the log of the ratio of 2 powers.,19/ At low frequencies, the current in the collector of a transistor is in phase with the applied current at the base. At high frequencies the current at the collector lags by 90deg. You must appreciate this simple fact to understand high frequency
51、oscillators. 20/ The most common glass-epoxy PCB material (FR4) has a dielectric constant of about 4.3 To make a trace with a characteristic impedance of 100 Ohm, use a trace thickness of about 0.4 times the thickness of the board with a ground plane on the opposite side. For a 50Ohm trace make it 2
52、 times the thickness. 21/ If you need a programmable dynamic current source, find out about operational transconductance amps. Most of the problem is figuring out when you need a programmable dynamic current source. 22/ A CMOS output with an emitter follower can drive a 5V relay nicely as the relays
53、 normally have a must-make spec of 3.5V. This saves power and require no flyback components. 23/ Typical thermocouple potential is 30uV/degC. Route signals differentially, along the same path, avoid temp gradients. DPDT latching relays won“t heat up when multiplexing these signals. 24/ You SHOULD be bothered by a design that looks messy, cluttered or indirect. This uncomfortable feeling is one of the few indications that there“s a better way.,
