1、第三章 组合逻辑电路讲义发表时间：2008-6-2组合逻辑电路：任何时刻的输出状态只取决于同一时刻各输入状态的组合，而与电路 的原状态无关。从电路结构上看，组合逻辑电路具有以下特点：(1) 电路由逻辑门电路组成，不含任何记忆元件，电路没有记忆能力；(2) 输入信号是单向传输的，电路中没有反馈延迟通路。3.1 组合逻辑电路的分析方法和设计方法一、组合逻辑电路的分析方法组合逻辑电路的分析，就是找出逻辑电路输出和输入之间的逻辑关系，从而确定电路的逻辑功能。组合逻辑电路的分析方法一般按下列步骤进行：(1) 根据给定组合逻辑电路的逻辑图，从输入端开始，逐级推导出各输出端的逻辑函数表达式；(2) 化简和变
2、换各逻辑表达式，使表达式有利于列真值表；(3) 根据逻辑表达式列出它的真值表，以使逻辑功能更加直观；(4) 由逻辑函数表达式或真值表，用文字概括出给定组合逻辑电路的逻辑功能。(3) 确定逻辑功能。举例：奇偶校验电路说明：由真值表分析电路功能则需一定的数电知识，需要有知识的积累，分析电路的能力才会不断提高。二、组合逻辑电路的设计方法设计是分析的逆过程，设计者需从实际的逻辑问题出发，选择适当的逻辑器件，设计出满足逻辑功能要求的电路，并力求最简。当选用小规模集成电路(SSI)组件做设计时，电路最简的标准是所用门电路的数目最少，而且门电路的输入端数目也最少。当使用中规模集成电路(MSI)组件时，电路最
3、简的标准是使用的集成电路数目最少，种类最少，而且相互间的连线也最少。基于 SSI 设计组合逻辑电路时，一般按以下步骤进行：(1) 对实际逻辑问题进行逻辑抽象，列出描述实际逻辑问题的真值表。直接从实际问题的逻辑功能出发，进行逻辑抽象求得其真值表，是设计的基础，也是关键。因为真值表建立的正确与否，将决定着所设计的电路能否实现预定的逻辑功能。具体做法是：首先，分析实际逻辑问题的因果关系，确定输入变量和输出变量，通常是取原因(或条件)作为输入逻辑变量，取结果作为输出逻辑变量；再给输入、输出变量赋值，即确定输入、输出变量的名称、状态表示，0、1 的具体含义由设计者人为选定；最后，分别考察在每一个可能的输
4、入组合作用下相应的输出值，便可求得符合题意的真值表。(2) 根据真值表写出逻辑函数表达式，并化简为最简与或表达式。(3) 根据对电路的具体要求和器件的资源情况，选定所采用的器件类型，并依据所选器件类型进行逻辑表达式的变换。(4) 由变换的逻辑表达式画出逻辑图。当采用 MSI 组合逻辑器件设计时，其设计步骤与上述基本相同，只是不用将逻辑函数表达式进行化简，而只需将其变换成与所用器件的输出函数表达式相同或相似的形式即可。设计举例 用与非门和反相器设计一个将 8421BCD 码转换成余 3 码的电路。3.2 常用组合逻辑电路常用组合逻辑电路种类繁多，主要有编码器、译码器、数据选择器、数值比较器、加法
5、器等。这些组合电路的应用非常广泛，已是标准化的中规模集成产品。下面分别介绍这些器件的工作原理和使用方法。一、加法器在数字系统中，除进行逻辑运算外，还经常做数值的算术运算。两个二进制数之间的算术运算无论是加、减、乘、除，目前在数字计算机中都是化作若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。1. 1 位加法器(1) 半加器如果不考虑低位的进位，将两个 1 位二进制数相加称为半加。能实现半加运算的电路叫半加器。两个 1 位二进制数的半加运算可用真值表 3.3.14 表示，其中 A、B 分别表示被加数和加数，S 表示本位和数，C 表示向相邻高位的进位数。逻辑表达式可用一个异或门和一个
6、与门组成半加器，也可用与非门组成半加器，(2) 全加器在将两个多位二进制数相加时，除了最低位以外，其它每一位的加必须考虑来自低位的进位。即将两个对应位的加数、被加数和低位来的进位数 3 个数相加称为全加，能实现全加运算的电路叫全加器。2. 多位加法器(1) 串行进位加法器若两个多位二进制数相加，可采用并行相加串行进位的方式来完成。例如，有两个 4 位二进制数 A3A2A1A0和 B3B2B1B0相加，可以用 4 个全加器分别进行 A3和 B3、 A2和 B2、 A1和 B1、 A0和 B0的相加，被加数与加数的每一位同时送到相应的全加器输入端，低位全加器的进位输出与高位全加器的进位输入相连，最
7、低位 A0和 B0的相加由于没有更低的进位，因而最低位全加器的 Ci-1端应接 0。问题：串行进位，运算速度较慢。为克服这一缺点，可以采用超前进位方式。(2) 超前进位加法器超前进位加法器，是指两个多位二进制数相加时，各位数的进位信号由输入二进制数直接产生的加法器。即每位的进位只由加数和被加数决定，而与低位的进位无关。故超前进位加法器又称为并行进位加法器。二、编码器在数字系统中，经常需要把具有某种特定含义的信息(数字或字符)变换成二进制代码。这种用二进制代码表示具有某种特定“含义”信息的过程，称为编码，实现编码功能的电路称为编码器。目前经常使用的编码器有普通编码器和优先编码器两大类。1. 普通
8、编码器输入信号互斥：在普通编码器中，任何时刻只允许输入一个编码信号，否则输出将发生混乱。下面以 4 线2 线编码器为例，说明其工作原理。4 线2 线编码器有 4 个输入，2 个输出，输入信号为 I0、 I1、 I2、 I3，它们的有效编码电平为高电平，输出 Y1 Y0为二进制编码。即当 I0、 I1、 I2、 I3分别为 1 时， Y1Y0对应输出为 00、 01、10、11。根据以上逻辑要求，列功能表如表 3.3.1 所示。表 3.3.1 4 线2 线编码器功能表输 入 输 出I0 I1 I2 I3 Y1 Y0100001000010000100110101由功能表可得逻辑表达式为根据上式可
9、画出 4 线2 线编码器的逻辑图。2. 优先编码器事先规定好被编码对象允许编码的先后次序，即优先级别。识别其优先级别并进行编码的逻辑器件称为优先编码器。4 线2 线优先编码器的功能表如表 3.3.2 所示。表 3.3.2 4 线2 线优先编码器功能表输 入 输 出I0 I1 I2 I3 Y1 Y0101001000100110101由表 3.3.2 不难看出，当 I0=1，且 I1、 I2、 I3均无有效高电平输入时，输出 Y1Y0=00 为 I0的编码；当 I1=1，且 I2、 I3均无有效高电平输入时，无论 I0的状态如何，输出 Y1Y0=01 为 I1的编码；当 I2=1，且 I3均无有
10、效高电平输入时，无论 I0、 I1的状态如何，输出 Y1Y0=10 为 I2的编码；只要 I3=1，无论 I0、 I1、 I2的状态如何，输出 Y1Y0=11 为 I3的编码。故这 4 个输入的优先级别的高低次序依次为 I3、 I2、 I1、 I0。3. 集成编码器(1) 8 线3 线优先编码器 74148门 G1、G 2和 G3组成的控制电路，是为了扩展电路的功能和增加使用的灵活性。该编码器有 8 个信号输入端 ，3 个二进制码输出端 。此外，电路还设置了选通输入端 ，选通输出端 和扩展端 。 (2) 10 线4 线优先编码器 74147由功能表可知： 编码输入端 ，低电平有效。 编码输出端
11、 ，低电平有效，是反码形式的 8421BCD 码。例如，输入 = 0 时，编码为 = 0110，反码形式表示 9。 输入 的优先级别由高到低依次为 。值得注意的是，74147 实际上只提供了 9 个输入端， 输入全为 1 均无效时，相当于第 10 个输入 有效，对应于功能表第 l 行的情况，即输出为 1111(反码形式表示 0)。三、 译码器译码是编码的逆过程，把代码状态的特定含义“翻译”出来的过程叫做译码，实现译码功能的电路称为译码器。或者说，译码器是可以将输入二进制代码的状态翻译成输出信号，并表示其原来含义的电路。根据需要，输出信号可以是高电平，也可以是低电平。常用的译码器电路有二进制译码
12、器、二十进制译码器和显示译码器。1. 二进制译码器二进制译码器有 2 线4 线译码器、3 线8 线译码器和 4 线16 线译码器。二进制译码器的一般原理框图如图 3.3.5 所示，它有 n 个输入端，共有 2n个代码，对应每个二进制代码，电路共有 2n个输出端。另外，一般译码器都设置了一个使能输入端S，只有当其为有效电平时，译码器才能工作，否则译码器不工作，输出均为无效电平。(1) 2 线4 线译码器设 A0、 A1为译码电路的输入变量，输出信号分别为 ，它们的有效电平为低电平。当输入代码分别为00、01、10、11 时， 分别输出低电平。另外，设置一个使能输入端 ，且当 =0 时，允许译码器
13、工作，否则译码器被禁止。于是，可列出译码器的功能表如表3.3.5 所示。表 3.3.5 2 线4 线译码器功能表由功能表可写出各输出端的逻辑表达式为画出 2 线4 线译码器的逻辑图 (2) 集成二进制译码器中规模集成的 3 线8 线译码器 74138 的逻辑图、逻辑符号和引脚图，它的功能表如表 3.3.6 所示。由图 3.3.7(a)可知，该译码器有 3 个输入 A0、 A1、 A2，它们共有 8 种状态的组合，即可译出 8 个输出信号 (有效电平为低电平)，故该译码器称为 3 线8 线译码器。与图 3.3.6 比较，该译码器的主要特点是，设置了 S1、 和 3 个使能控制输入端。由功能表 3
14、.3.6 可知，当 S1为 1，且 和 均为 0 时，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。这 3 个控制端也叫做“片选”输入端，利用片选的作用可以将多片 74138 连接起来以扩展译码器的功能。由上式可以看出，当 S1=1、 = = 0 时， 同时又是 A2、 A1、 A0这三个变量的全部最小项的译码输出。显然，一个 3 线8 线译码器能产生 3 变量函数的全部最小项，利用这一点能够方便地实现 3 变量逻辑函数。例 3.3.1 用一个 3 线8 线译码器实现逻辑函数 。解：（1）首先将给定的逻辑函数化为最小项之和的形式，得到（2）为实现给定的逻辑函数，应使 3
15、线8 线译码器处于工作状态，即使S1为 1，且 和 均为 0。（3）由图 3.3.7(a)和式(3.3.3)可知，只要令 74138 的输入A2=A、 A1=B、 A0=C ，则它的输出 就是上式中的 。由于这些最小项是以反函数形式给出的，所以还需要把 F 变换为 的形式上式表明，只需在 74138 的输出端附加一个与非门，即可得到实现 F 的逻辑电路。电路接法如图 3.3.8 所示。2. 二十进制译码器二十进制译码器具有将 10 个 BCD 码译成 10 个高电平(或低电平)的逻辑功能。这种译码器应有 4 个 BCD 码输入端，以及与每个输入代码对应的 10 个输出端。对于 8421BCD
16、码以外的伪码(即 10101111 6 个代码)，若 均无有效低电平输出，则具有拒绝伪码的功能。 3. 显示译码器(1) 七段数码显示器在数字系统中，经常需要把测量或运算的结果用十进制数码直观地显示出来，供人们读取。能够显示数字、字母或符号的器件称为数码显示器。由于显示器件和显示方式不同，其译码电路也不相同。七段数码显示器是目前使用最广泛的一种数码显示器。这种数码显示器由分布在同一平面的七段可发光的线段组成，给其中某些段加有一定驱动电压或电流时，这些段发光，显示出相应的十进制数码。图 3.3.10 表示七段数码显示器利用 ag不同的发光段组合，显示 09 十个阿拉伯数字。分类：根据材料LED
17、和 LCD 两种。根据 LED 连接形式不同共阴和共阳(2) 七段显示译码器如前所述，七段数码显示器是利用不同发光段组合的方式显示不同数码的。因此，为了使七段数码显示器能将数码所代表的数显示出来，必须将数码经译码器译出，然后驱动点亮对应的段。半导体数码管和液晶显示器都可以用 TTL 和 CMOS 集成电路直接驱动。中规模集成的七段显示译码器 7448 具有直接驱动共阴极显示器的能力，可对十进制数的 8421BCD 码进行译码，以驱动七段显示器显示十进制数字。7448 的功能表如表 3.3.8 所示， A3A2A1A0 表示显示译码器输入的 8421BCD 码， Ya Yg 为显示译码器的 7
18、个输出（高电平有效），用 1 表示数码管中线段的点亮状态，用 0 表示线段的熄灭状态，可直接驱动共阴极显示器。表中除列出了 8421BCD 码的 10 个状态与 Ya Yg 状态的对应关系以外，还列出了输入为 10101111 这六个状态下显示的字形，一般不用。另外除了译码输入、输出，7448 还设有三个辅助控制端 、 ，以增强器件的功能。现分别简要说明如下：灯测试输入，低电平有效。当 =0 时，无论其它输入端是什么状态，所有输出 Ya Yg 均为 1，显示字形 。该输入端常用于检查 7448 本身及显示器的好坏。：动态灭零输入，低电平有效。当 =1， =0，且输入代码A3A2A1A0=000
19、0 时，输出 Ya Yg 均为低电平，即与 BCD 码相应的字形 不显示，故称“灭零”。利用 =1 与 =0，可以实现某一位数码的“消隐”。：灭灯输入动态灭零输出，是特殊控制端，既可作输入，又可作输出。当 作输入使用，且 =0 时，无论其它输入端是什么电平，所有输出 Ya Yg 均为 0，字形熄灭。 作为输出使用时，受 和 控制，只有当 =1， =0，且输入代码 A3A2A1A0=0000 时， =0，其它情况下=1。该端主要用于显示多位数字时多个译码器之间的连接。四、数据选择器与数据分配器1. 数据选择器在数字信号的传输过程中，能够根据需要从一组输入数据中挑选出某一个来的电路，叫做数据选择器
20、。它的作用相当于多个输入的单刀多掷开关。根据通道地址选择信号，数据选择器可以有选择性地从多个输入通道中，选择其中任一个通道的数据输出到公共数据通道上。4 选 1 数据选择器的工作原理。该选择器有 4 个数据输入端 D0 D3，1 个数据输出端 Y，2 个地址信号输入端 A1、 A0，一个输入使能端 低电平有效。当 =1 时，所有与门都被封锁，无论地址信号码是什么， Y 总是等于 0；当 =0 时，封锁解除，由地址信号码 A1A0 决定哪一个与门打开，此时，由逻辑图可得输出 Y 的逻辑表达式为显然，任何时候 A1A0 只有一种可能的取值，所以只有一个与门打开，使对应的那一路数据通过，送达 Y 端
21、。同样原理，可以构成更多输入通道的数据选择器。输入通道数越多，所需地址码的位数也越多，输入通道数为 2n 时，通道地址码为 n 位。例 试用 4 选 1 数据选择器产生逻辑函数解：利用卡诺图将逻辑函数转换为与式(3.3.4)比较可知，只要令=0、 A1=A、 A0=B、 D0= 、 D1=1、 D2= 、 D3=C、 Y=F，便可得到实现 F 的逻辑电路，如图 3.3.17 所示。2. 数据分配器能够根据通道地址选择信号，将一个公共通道上的数据根据需要传送到多个不同的通道上去，实现数据分配功能的逻辑电路称为数据分配器。其过程与数据选择正好相反，它的作用相当于多个输出的单刀多掷开关。数据分配器可
22、以采用二进制译码器来实现，通常取译码器的代码输入端为通道地址选择信号，输入使能端为数据输入端。用 3 线8 线译码器 74138 实现数据分配器的逻辑图如图 3.3.19 所示，图中 A2、 A1 和 A0 作为通道地址选择信号， 为数据输入端， 接低电平， S1 为使能信号。由表 3.3.6 可知，当 S1=1、 =0、 A2A1A0=000 时，若 D=1 则译码器处于禁止工作状态， =1；若 D=0 则译码器处于工作状态， =0，从而实现了将输入数据D 分配到 通道的功能。同理，改变 A2A1A0 可将输入数据 D 分配到其它通道。由此，可得用 3 线8 线译码器 74138 作为数据分
23、配器时的功能表，如表 3.3.11 所示， S1=0 时数据分配器不工作。表 3.3.11 用 3 线8 线译码器 74138 作为数据分配器时的功能表五、数值比较器在数字系统中，能完成两个二进制数的数值比较并判定其大小关系的逻辑电路，称为数值比较器。1. 1 位数值比较器1 位数值比较器的功能是比较两个 1 位二进制数 A 和 B 的大小，比较结果有三种情况，即：AB、A B、A B。YAB=YAB、 IAB、 IAB、 IAB=IAB、 IAB=IAB=0、 IA=B=1。7485(2)对高 4 位进行比较，其扩展输入端接至 7485(1)的比较结果输出端。当A7A6A5A4 B7B6B5
24、B4 时，8 位比较结果由高 4 位决定；当 A7A6A5A4=B7B6B5B4 时，8 位比较结果由低 4 位决定。需特别注意的是，目前生产的数值比较器产品中，也有采用其它电路结构形式的。数值比较器的内部结构不同，扩展输入端的用法就可能不完全一样，使用时应注意加以区别。3.3 组合逻辑电路中的竞争冒险一、竞争冒险现象及其产生原因前面所介绍的组合逻辑电路的分析和设计都是在理想情况下进行的，即假设电路中的连线和集成门电路都没有延迟时间，电路中多个输入信号发生变化时，都是同时瞬间完成的。实际上信号通过连线及集成门都有一定的延迟时间，输入信号变化也需要一个过渡时间，多个输入信号发生变化时，也可能有先
25、后快慢的差异。受到上述因素影响后，可能在输入信号变化的瞬间，使逻辑电路产生错误输出，通常把这种现象称为竞争冒险。例如在图 3.4.1(a)所示的逻辑电路中，如果不考虑门的延迟时间，逻辑表达式为 0，即理想情况下，输出应恒等于 0。但实际由于 G1 门的延迟时间tpd， 下降沿到达 G2 门的时间比 A 信号上升沿慢 1tpd，因此，使 G2 输出端出现了一个正向干扰脉冲，如图 3.4.1(b)所示。图 3.4.1 产生正向干扰脉冲的竞争冒险(a) 逻辑电路 (b) 工作波形同理，在图 3.4.2(a)所示的电路中，由于 G1 门的延迟时间 tpd，会使 G2 输出端出现了一个负向干扰脉冲，如图
26、 3.4.2(b)所示。图 3.4.2 产生负向干扰脉冲的竞争冒险(a) 逻辑电路 (b) 工作波形通常把 G2 门的 2 个输入信号分别由 G1 和 A 端两个路径在不同时刻到达的现象称为竞争，由此而产生输出干扰脉冲的现象称为冒险。这是产生竞争冒险的原因之一，其他原因这里不作详述。二、消除竞争冒险现象的方法1修改逻辑设计此方法是利用逻辑代数中的等式变换，对原逻辑函数式进行适当修改，以消除竞争冒险。例如，函数式 ，在 B=C=1 时， 。若直接根据这个逻辑表达式组成逻辑电路，则可能出现竞争冒险。如在其逻辑表达式中增加乘积项 BC，则修改后的逻辑函数为 。显然 B=C=1 时， Y 恒为 1，因而可以消除竞争冒险。又如，逻辑式 ，在 A=C=0 时， ，存在竞争冒险。如将其变换为 ，则在原来产生竞争冒险的条件 A=C=0 时， Y=0，便不会产生竞争冒险。2增加选通信号在电路中增加一个选通脉冲，接到可能产生冒险的门电路的输入端。当输入信号转换完成，进入稳态后，才引入选通脉冲，将门打开。这样，输出就不会出现竞争冒险。3输出加滤波电容由于竞争冒险产生的干扰脉冲宽度一般都很窄，在可能产生冒险的门电路输出端并接一个滤波电容，利用电容两端的电压不能突变的特性，使输出波形上升沿和下降沿都变的比较缓慢，从而起到消除冒险现象的作用。
