1、169第四章 数字电子技术基础实验实验一 集成逻辑门电路的参数测试实验目的1、掌握 TTL 型和 CMOS 型集成与非门主要参数的测试方法。2、掌握 TTL 型和 CMOS 型器件的使用规则。3、熟悉数字电路实验装置的结构、基本功能和使用方法。实验原理1、本实验采用四输入双与非门 74LS20，即在一块集成块内含有两个互相独立的与非门，每个与非门有四个输入端。其逻辑框图、符号及引脚排列如图 4-1-1(a)、(b)、(c) 所示。图 4-1-1 74LS20 逻辑框图、逻辑符号及引脚排列2、TTL 与非门的主要参数(1)低电平输出电源电流 ICCL 和高电平输出电源电流 ICCH与非门处于不同
2、的工作状态，电源提供的电流是不同的。I CCL 是指所有输入端悬空，输出端空载时，电源提供器件的电源。I CCH 是指输出端空截，每个门各有一个以上的输入端接地，其余输入端悬空，电源提供给器件的电流。通常ICCLI CCH，它们的大小标志着器件静态功耗的大小。器件的最大功耗为PCCL=VCCICCL。手册中提供的电源电流和功耗值是指整个器件总的电源电流和总的功耗。I CCL 和 ICCH 测试电流如图 4-1-2(a)、(b) 所示。注意：TTL 电路对电源电压要求较严，电源电压 VCC 只允许在+5V10%的范围内工作，超过 5.5V 将损坏器件；低于 4.5V 器件的逻辑功能将不正常。(2
3、)低电平输入电流 IiL 和高电平输入电流 IiH。I iL 是指被测输入端接地，其余输170入端悬空，输出端空载时，由被测输入端流出的电流值。在多级门电路中，I iL 相当于前级门输出低电平时，后级向前级门灌入的电流，因此它关系到前级门的灌电流负载能力，即直接影响前级门电路带负载的个数，因此一般希望 IiL 小些。IiH 是指被测输入端接高电平，其余输入端接地，输出端空载时，流入被测输入端的电流值。在多级门电路中，它相当于前级门输入高电平时，前级门的拉电流负载，其大小关系到前级门的拉电流负载能力，希望 IiH 小些。由于 IiH 较小，难以测量，一般免于测试。IiL 与 IiH 的测试电路如
4、图 4-1-2(c)、(d)所示。图 4-1-2 TTL 与非门静态参数测试电路图(3)扇出系数 N0扇出系数 N0 是指门电路能驱动同类门的个数，它是衡量门电路负载能力的一个参数，TTL 与非门有两种不同性质的负载，即灌电流负载和拉电流负载，因此有两种扇出系数，即低电平扇出系数 N0L 和高电平扇出系数 N0H。通常 IiHI iL，则N0HN 0L，故常以 N0L 作为门的扇出系数。N0L 的测试电路如图 4-1-3 所示，门的输入端全部悬空，输出端接灌电流负载RL，调节 RL 使 I0L 增大，V 0L 随之增高，当 V0L 达到 V0Lm(手册中规定低电平规范值0.4V)时的 I0L
5、就是允许灌入的最大负载电流，即，通常 N0L8iLOI(4)电压传输特性门的输出电压 v0 随输入电压 vi 而变化的曲线 v0=f(vi)称为门的电压传输特性，通过它可以读得门电路的一些重要参数，如输出高电平 V0H、输出低电平 V0L、关门电平 VOFF、开门电平 VON、阀值电平 VT 及抗干扰容限 VNL、V NH 等值。测试电路如图 4-1- 4 所示，采用逐点测试法，即调节 RW，逐点测得 Vi 及 V0，然后绘成曲线。171图 4-1-3 扇出系数测试电路 图 4-1-4 传输特性测试电路(5)平均传输延迟时间 tpdtpd 是衡量门电路开关速度的参数，它是指输出波形边沿的 0.
6、5Vm 至输入波形对应边沿 0.5Vm 点的时间间隔，如图 4-1-5 所示。(a)传输延迟特性 (b)tpd 的测试电路图 4-1-5 传输延迟特性图 4-1-5(a)中的 tpdL 为导通延迟时间，t pdH 为截止延迟时间,均传输延迟时间为(4-1-2)(21pdHLpdttpd 的测试电路如图 4-1-5(b)所示，由于 TTL 门电路的延迟时间较小，直接测量时对信号发生器和示波器的性能要求较高，故实验采用测量由奇数个与非门组成的环形振荡器的振荡周期 T 来求得。其工作原理是：假设电路在接通电源后某一瞬间，电路中的 A 点为逻辑“ 1”，通过三级门的延迟后，使 A 点由原来的逻辑“1”
7、变为逻辑“0” ；再经过三级门的延迟后，A 点电平又重新回到逻辑“1”.电路中其它各点电平也跟随变化。说明使 A 点发生一个周期的振荡，必须经过 6 级门的延迟时间。因此平均传输延迟时间为(4-1-3)6Ttpd172TTL 电路的 tpd 一般在 10ns40ns 之间。74LS20 主要电参数规范如表 4-1-1 所示。表 4-1-1参数名称和符号 规范值 单位 测试条件通导电源电流 ICCL 14 mA VCC=5V，输入端悬空，输出端空载截止电源电流 ICCH 7 mA VCC=5V，输入端接地，输出端空载低电平输入电流 IiL 1.4 mA VCC=5V，被测输入端接地，其他输入端悬
8、空，输出端空载50 A VCC=5V，被测输入端 Vin=2.4V，其他输入端接地，输出端空载高电平输入电流 IiH1 mA VCC=5V，被测输入端 Vin=5V，其他输入端接地，输出端空载输出高电平 V0H 3.4 V VCC=5V，被测输入端 Vin=0.8V，其他输入端悬空，I0H=400A输出低电平 V0L 0.3 V VCC=5V，输入端 Vin=2.0V，I0L=12.8mA直流参数扇出系数 N0 48 V 同 V0H 和 V0L交流参数平 均 传 输 延 迟 时 间 tpd 20 ns VCC=5V，被测输入端输入信号；Viu=3.0V，f=2MHz3、CMOS 集成电路是将
9、N 沟道 MOS 晶体管和 P 沟管 MOS 晶体管同时用于一个集成电路中，成为组合二种沟道 MOS 管性能的更优良的集成电路。CMOS 集成电路的主要优点是：(1)功耗低，其静态工作电流在 10-9A 数量级，是目前所有数字集成电路中最低的，而 TTL 器件的功耗则大得多。(2)高输入阻抗，通常于大 1010，远高于 TTL 器件的输入阻抗。(3)接近理想的传输特性，输出高电平可达电源电压的 99.9%以上，低电平可达电源电压的 0.1%以下，因此输出逻辑电平的摆幅很大，噪声容限很高。(4)电源电压范围广，可在+3V+18V 范围内正常运行。(5)由于有很高的输入阻抗，要求驱动电流很小，约
10、0.1 A，输出电流在+5V电源下约为 500A，远小于 TTL 电路，如以此电源来驱动同类门电路，其扇出系数将非常大。在一般低频率时，无需考虑扇出系数，但在高频时，后级门的输入电容将成为主要负载，使其扇出能力下降，所以在较高频率工作时，CMOS 电路的扇出系数一般取 1020。4、CMOS 与非门的主要参数CMOS 与非门主要参数的定义及测试方法与 TTL 电路相仿，从略。实验设备与器件1、+5V 直流电源；2、双踪示波器；1733、连续脉冲源；4、逻辑电平开关；5、逻辑电平显示器；6、直流数字电压表；7、直流毫安表；8、直流微安表；9、74LS202、1K、10K 电位器，200 电阻器(
11、0.5W)；10、CC4011、CC4001 、CC4071、CC4081、电位器 100K、电阻 1K。实验内容与步骤1、74LS20 主要参数的测试在实验台合适的位置选取一个 14P 插座，按定位标记插好 74LS20 集成块。(1)分别按图 4-1-2、4-1-3 、4-1-5(b)接线并进行测试,将测试结果记入表 4-1-2中。表 4-1-2ICCL(mA) ICCH(mA) IiL(mA) I0L(mA) N0=IOL/IiL Tpd=T/6(ns)(2)按图 4-1-4 接线，调节电位器 RW，使 vi 从 OV 向高电平变化，逐点测量 vi和 vo 的对应值，记入表 4-1-3
12、中。表 4-1-3Vi(V) 0 0.2 0.4 0.6 0.8 1.0 1.5 2.0 2.5 3.0 3.5 4.0 Vo(v)2、CMOS 与非门 CC4011 参数测试( 方法与 TTL 门电路相同 )(1)测试 CC4011 一个门的 ICCL、IC CH、I iL、I iH。(2)测试 CC4011 一个门的传输特性(一个输入端作信号输入，另一个输入端接逻辑高电平)。(3)将 CC4011 的三个门串接成环形振荡器，用示波器观测输入、输出波形，并计算出 tpd 值。实验报告1、记录、整理实验结果，并对结果进行分析。2、画出实测的电压传输特性曲线，并从中读出各有关参数值。预习要求1、
13、复习 CMOS、TTL 门电路的工作原理。2、熟悉实验用各集成门电路引脚功能。3、画出各实验内容的测试电路与数据记录表格。4、画好实验用各门电路的真值表表格。5、查阅附录，搞清楚 CMOS 门电路闲置输入端的处理方法。174实验二 集成逻辑门电路功能测试及其连接和驱动实验目的1、熟悉数字电路实验箱中各种装置，如逻辑开关、发光二极管信号灯、集成电路插座、专用迭插导线。2、测试与非门、或非门、非门、与或非门电路的逻辑功能。3、掌握集成逻辑门电路相互连接时应遵守的规则和实际连接方法。实验原理1、集成逻辑门电路本实验中所用集成门电路有与非门(集成块型号为 74LS00，内含 4 个二输入端与非门) 、
14、或非门(集成块型号为 74LS02，内含 4 个二输入端或非门) 、非门(集成块型号为 74LS04，内含 6 个非门 )、与或非门(集成块型号为 74LS54，内含 1 个十输入端的与或非门)。AB YAB YA YABCD Y+ +(a)与非门 (b)或非门 (c)非门 (d)与或非门图 4-2-1 逻辑功能符号图2、门电路的逻辑函数式：与非门：Y=Error! (二输入端)或非门：Y=Error! (二输入端)非门：Y=Error!与或非门：Y=Error!( 四输入端 )3、TTL 门电路输入输出电路性质当输入端为高电平时，输入电流是反向二极管的漏电流，电流极小。其方向是从外部流入输入
15、端。当输入端处于低电平时，电流由电源 VCC经内部电路流出输入端，电流较大，当与上一级电路衔接时，将决定上级电路应具的负载能力。高电平输出电压在负载不大时为 3.5V 左右。低电平输出时，允许后级电路灌入电流，随着灌入电流的增加，输出低电平将升高，一般 LS 系列 TTL 电路允许灌入 8mA 电流，即可吸收后级 20 个 LS 系列标准门的灌入电流。最大允许低电平输出电压为 0.4V。4、CMOS 电路输入输出电路性质175一般 CC 系列的输入阻抗可高达 1010，输入电容在 5pF 以下，输入高电平通常要求在 3.5V 以上，输入低电平通常为 1.5V 以下。因 CMOS 电路的输出结构
16、具有对称性，故对高低电平具有相同的输出能力，负载能力较小，仅可驱动少量的CMOS 电路。当输出端负载很轻时，输出高电平将十分接近电源电压；输出低电平时将十分接近地电位。在高速 CMOS 电路 54/74HC 系列中的一个子系列 54/74HCT，其输入电平与TTL 电路完全相同，因此在相互替代时，不需考虑电平的匹配问题。5、集成逻辑电路的连接在实际的数字电路系统中总是将一定数量的集成逻辑电路按需要前后连接起来。这时，前级电路的输出将与后级电路的输入相连并驱动后级电路工作。这就存在着电平的配合和负载能力这两个需要妥善解决的问题。通常可用下列几个表达式来说明连接时所要满足的条件：VOH(前级)V
17、iH(后级)VOL(前级) V iL(后级)IOH(前级)n IiH(后级)IOL(前级) n IiL(后级) （注：n 为后级门的数目）(1)TTL 电路与 TTL 电路的连接TTL 集成逻辑电路的所有系列，由于电路结构形成相同，电平配合比较方便，不需要外接元件可直接连接，不足之处是受低电平时负载能力限制的。(2)TTL 电路驱动 CMOS 电路TTL 电路驱动 CMOS 电路时，由于 CMOS 电路的输入阻抗高，故此驱动电流一般不会受到限制，但在电平配合问题上，低电平是可以的，高电平时有困难，因为 TTL 电路在灌载时，输出高电平通常低于 CMOS 电路对输入高电平的要求，因此为保证 TT
18、L 输出高电平时，后级的 CMOS 电路能可靠工作，通常要外接一个提位电阻 R，如图 4-2-2 所示，使输出高电平达到 3.5V 以上， R 的取值为 22.6K较合适，这时 TTL 后级的 CMOS 电路的数目实际上是没有什么限制的。图 4-2-2 TTL 电路驱动 CMOS 电路(3)CMOS 电路驱动 TTL 电路176CMOS 的输出电平能满足 TTL 对输入电平的要求，而驱动电流将受限制，主要是低电平时的负载能力。除了 74HC 系列外，其它的 CMOS 电路驱动 TTL 的能力都较低。既要使用此系列又要提高其驱动能力时，可采用以下两种方法：采用 CMOS 驱动器，如 CC4049
19、、CC4050 是专为给出较大驱动设计的CMOS 电路。几个同功能的 CMOS 电路并联使用，即将其输入端并联，输出端并联(而TTL 电路是不允许并联的)。(4)CMOS 电路与 CMOS 电路的连接CMOS 电路之间的连接十分方便，不需另外外接元件。对直流参数来讲，一个 CMOS 电路可带动的 CMOS 电路数量是不受限制的。但在实际使用时，应当考虑后级门输入电容对前级门的传输速度的影响，电容太大时，传输速度要下降，因此在高速使用时要从负载电容来考虑，例如 CC4000T 系列。 CMOS 电路在 10MHz以上速度运用时应限制在 20 个门以下。实验设备与器件1、+5V 直流电源；2、逻辑
20、电平开关；3、逻辑电平显示器；4、逻辑笔；5、直流数字电压表；6、直流毫安表；7、74LS002 74LS02 74LS04 74LS54 CC4001 74HC00；8、电阻：100 470 3K；9、电位器：47K 10K 4.7K。实验内容与步骤1、 测试与非门逻辑功能选用型号为 74LS00 的集成块，数据填入表 4-2-1，分析其逻辑功能。表 4-2-1输入端 输出端A B LED 状态 Y0 00 11 01 12、测试或非门逻辑功能选用型号为 74LS02 的集成块，177数据填入表 4-2-2，分析其逻辑功能。表 4-2-2输入端 输出端A B LED 状态 Y0 00 11
21、01 13、测试非门(反相器)功能选用型号为 74LS04 的集成块，数据填入表 4-2-3，分析其逻辑功能。表 4-2-3输入端 输出端A LED 状态 Y014、与或非门功能测试选用型号为 74LS54 的集成块，该集成块为四路 2-3-3-3 输入与或非门，共 10个输入端，在本实际中仅测试 4 个输入端有效时的功能，另外 6 个输入端接地(为什么不悬空?) 。数据填入表 4-2-4，分析其逻辑功能。表 4-2-4输入端 输出端3 4 5 9 10 11 1 2 12 13 LED 状态 Y0 1 0 1 00 1 1 1 00 1 1 0 00 1 0 1 10 0 0 1 01780
22、 0 0 1 05、TTL 电路驱动 CMOS 电路用 74LS00 的一个门来驱动 CC4001 的四个门，实验电路如图 4-2-2，R 取3K。测量连接 3K 与不连接 3K 电阻时 74LS00 的输出高低电平及 CC4001 的逻辑功能，测试逻辑功能时，可用实验装置上的逻辑笔进行测试，逻辑笔的电源+V CC接+5V，其输入口 1NPUT 通过一根导线接至所需的测试点。6、CMOS 电路驱动 TTL 电路，电路如图 4-2-3 所示，被驱动的电路用74LS00 的四个门并联。电路的输入端接逻辑开关输出插口，四个输出端分别接逻辑电平显示的输入插口。先用 CC4001 的一个门来驱动，观测
23、CC4001 的输出电平和74LS00 的逻辑功能。然后将 CC4001 的其余三个门，一个个并联到第一个门上(输入与输入、输出与输出并联)，分别观察 CMOS 的输出电平及 74LS00 的逻辑功能。最后用 1/4 74HC00 代替 1/4 CC4001，测试其输出电平及系统的逻辑功能。图 4-2-3 CMOS 电路驱动 TTL 电路实验报告要求1、整理实验中几种集成门电路的相关测试结果，分析其功能。2、总结 TTL 型电路与 CMOS 型电路互连测试时的注意事项。预习内容1、与非门、或非门、非门、与或非门的逻辑功能、逻辑符号。2、查阅附录部分关于 TTL、CMOS 型电路互连的注意事项。
24、179实验三 组合逻辑电路的分析与设计实验目的1、掌握组合逻辑电路的分析方法。2、掌握组合逻辑电路的设计与测试方法。实验原理1、一位全加器全加器的逻辑图及符号见图 4-3-1，该电路接时选用74LS54、74LS86、74LS00 集成块。1 4 74LS0 Y1 2 74LSB674LS54 ABC图 4-3-1其逻辑表达式为： Sn=An Bn Cn-1 + +Cn=(An Bn)Cn-1+AnBn +2、四位全加器本实验中所使用的四位全加器型号为 74LS83、其外引线排列图见附录部分。74LS83 是一个内部超前进位的高速四位二进制串行进位全加器。它能接收两个四位二进制数(A 4A3A
25、2A1、B 4B3B2B1)和更低位的进位输入(C 0)，对每一位产生二进制和( 4 3 2 1)输出，并产生从最高有效位(第 4 位) 产生的进位输出(C 4)。74LS83 的内部结构逻辑图如图 4-3-2。Fa119A1B110 1Fa226A2B28 7Fa332A3B33 4FA41415A4B41 16C4 C0180图 4-3-2 74LS83 的内部结构逻辑图3、一位数码比较器该电路可以用来比较两个一位二进制数的大小，电路如图 4-3-3，选用74LS00、74LS02 集成块。AB1 2 74LS0 A=BAB入入入入入入入入3 4 74LS02 图 4-3-34、四位原码/
26、反码转换器 ABCD2459101213M3681QAQBQCQD+ A、 B、 C、 D接 电 平 输 出QA、 QB、 QC、 QD接 电 平 显 示直 接 地 /电 源图 4-3-4 四位原码/反码转换器5、组合逻辑电路设计(1)组合逻辑电路设计基本流程：设计要求真值表逻辑表达式 (或卡诺图)简化逻辑表达式逻辑图实验验证。(2)组合逻辑电路设计举例用“与非”门设计一个表决电路。当四个输入端中有三个或四个为“1”时，输出端才为“1” 。181设计步骤：根据题意列出真值表如表 4-3-1 所示，再填入卡诺图表 4-3-2 中。由卡诺图得出逻辑表达式，并演化成“与非”的形式：Z = ABC+B
27、CD+ACD+ABD_= Error!Error!Error!Error!根据逻辑表达式画出用“与非门”构成逻辑电路如图 4-3-5 所示。表 4-3-1D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1A 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1C 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1Z 0 0 0 0 0 0 0 1 0 0 0 1 0 1 1 1用实验验证逻辑功能。在实验装置适当位置选定三个 14P 插座，按照集成块定位标记插好集成块 CC4012。按图 4-
28、3-5 接线，输入端 A、B、C、D 接至逻辑开关输出插口，输出端 Z 接逻辑电平显示输入插口，按真值表( 自拟) 要求，逐次改变输入变量，测量相应的输出值，验证逻辑功能，与表 4-3-1 进行比较，验证所设计的逻辑电路是否符合要求。表 3-2DABC 00 01 11 100001 111 1 1 110 1图 4-3-5 表决电路逻辑图 实验设备与器件1、+5V 直流电源；2、逻辑电平开关；3、逻辑电平显示器；4、直流数字电压表；5、CC40112 (74LS00) CC40123 (74LS20)CC4030 (74LS86) CC4081(74LS08) 74LS542 (CC4085
29、)CC4001 (74LS02)实验内容与步骤1、测试一位全加器的逻辑功能，电路如图 4-3-1，数据填入表 4-3-3。182表 4-3-3An Bn Cn-1 Sn Cn0 0 00 1 01 0 01 1 00 0 10 1 11 0 11 1 12、测试四位全加器的逻辑功能连接电路时 A4、A 3、A 2、A 1 与 B4、B 3、B 2、B 1 这两组二进制数分别接至 4个逻辑开关，进位输入也接逻辑开关或脉冲输出端(此时用的是稳态) ，输入出 4、 3、 2、 1 以及最高位输出 C4 分别接发光二极管显示器。数据填入表 4-3-4。表 4-3-4低位来的进位 被加数 加数 和 向高
30、位的进位C0 A4A3A2A1 B4B3B2B1 4 3 2 1 C4000011113、测试一位数码比较器的功能电路见图 4-3-3，数据填入表 4-3-5。表 4-3-5输 入 输 出A B A=B AB0 01830 11 01 14、测试四位原码/反码转换器的逻辑功能改变输入 A、B、C、D 的状态，验证 M=0 和 M=1 时的实验结果，数据填入表 3-6。表 4-3-6输 入输 入M=0 M=1ABCD QAQBQCQD QAQBQCQD000000010011011111115、参看实验原理中相关步骤，用给定的异或门、与门、或门设计一个一位全加器，将测试结果与表 4-3-3 测试
31、结果比较。实验报告要求1、整理实验数据，并对实验结果进行分析讨论。2、说明实验过程中出现的问题及解决方法。3、列写实验任务的设计过程，画出设计的电路图。4、对所设计的电路进行实验测试，记录测试结果。5、总结一下组合电路的设计体会。预习内容1、根据实验任务要求设计组合逻辑电路，并根据所给的标准器件画出逻辑图。2、如何用最简单的方法验证“与或非”门的逻辑功能是否完好？3、 “与或非”门中，当某一输入端子或几个端子不用时，应作如何处理？184实验四 译码器及其应用实验目的1、掌握中规模集成译码器的逻辑功能和使用方法。2、熟悉数码管的使用，了解七段数码显示电路的工作原理。实验原理译码管是一个多输入、多
32、输出的组合逻辑电路。它的作用是把给定的代码进行“翻译” ，变成相应的状态，使输出通道中相应的一路有信号输出。译码器在数字系统中有广泛的用途，不仅用于代码的转换、终端的数字显示，还用于数据分配，存贮器寻址和组合控制信号等。不同的功能可选用不同种类的译码器。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器和代码变换译码器。1、变量译码器(又称二进制译码器 )用以表示输入变量的状态，如 2-4 译码器、3-8 译码器和 4-16 译码器。若用 n个输入变量，则有 2n个不同的组合状态，就有 2n个输出端供其使用。而每一个输出所代表的函数对应于 n 个输入变量的最小项。以 3-8 译码器
33、 74LS138 为例进行分析，图 4-4-1 为其逻辑图及引脚排列。其中 A2、A 1、A 0 为地址输入端，Error! 0Error!7 为译码输出端，S 1、S 2、S 3为使能端。当 S1=1，Error! 2+Error!3=0 时，器件处于正常译码状态地址码所指定的输出端有信号( 为 0)输出，其它所有输出端均无信号(全为 1)输出。当S1=0，Error! 2+Error!3=X 时，或 S1=X，Error! 2+Error!3=1 时，译码器被禁止，所有输出同时为 1。185图 4-4-1 3-8 译码器 74LS138 逻辑图及引脚排列表 4-4-1 为 74LS138
34、的功能表。表 4-4-1输 入 输 出S1Error!2+Error!3A2 A1 A0 Error!0Error!1Error!2Error!3Error!4Error!5Error!6Error!71 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 1 1 0 1 1 1 1 1 11 0 0 1 0 1 1 0 1 1 1 1 11 0 0 1 1 1 1 1 0 1 1 1 11 0 1 0 0 1 1 1 1 0 1 1 11 0 1 0 1 1 1 1 1 1 0 1 11 0 1 1 0 1 1 1 1 1 1 0 11 0 1 1 1 1 1 1 1 1 1 1
35、00 X X X X 1 1 1 1 1 1 1 1X 1 X X X 1 1 1 1 1 1 1 1二进制译码器实际上也是负脉冲输出的脉冲分配器。若利用使能端中的一个输入端输入数据信息，器件就成为一个数据分配器(又称又路分配器 )，如图 4-4-2所示。若在 S1 输入端输入数据信息，Error! 2=Error!3=0，地址码所对应的输出的S1 数据信息的反码；若从 Error!2 端输入数据信息，令 S1=1、Error! 3=0，地址码所对应的输出就是 Error!2 端数据信息的原码。若数据信息是时钟脉冲，则数据分配器便成为时钟脉冲分配器。二进制译码器可以根据输入地址的不同组合译出唯
36、一地址，故可用作地址译186码器。接成多路分配器，可将一个信号源的数据信息传输到不同的地点。二进制译码器还能方便地实现逻辑函数，如图 4-4-3 所示，实现的逻辑函数是： Z = Error!Error!Error!+Error!BError!+AError!Error!+ABC图 4-4-2 作数据分配器 图 4-4-3 实现逻辑函数利用使能端能方便地将两个 3-8 译码器组合成一个 4-16 译码器，如图 4-4-4 所示。图 4-4-4 用两片 74LS138 组合成 4-16 译码器2、数码显示译码器(1)七段发光二极管(LED) 数码管LED 数码管是目前最常用的数字显示器，图 4-
37、4-5(a)、(b) 为共阴极数码管和共阳极数码管的电路，(c)为两种不同出线形式的引出脚功能图。一个 LED 数码管可用来显示一位 09 十进制数和一个小数点。小型数码管(0.5 寸和 0.36 寸)每段发光二极管的正向压降，随显示光 (通常为红、绿、黄、橙色)的颜色不同略有差别，通常约为 22.5V，每个发光二极管的点亮电流在510mA。LED 数码管要显示 BCD 码所表示的十进制数字就需要有一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。187图 4-4-5 LED 数码管(2)BCD 码七段译码驱动器此类译码器型号有 74LS47(共阳)、74LS48(共阴)、C
38、C4511( 共阴)等，本实验系采用 CC4511BCD 码锁存/七段译码/驱动器。驱动共阴极 LED数码管。图 4-4-6 为 CC4511 的引脚排列。其中：A、B、C 、D-BCD 码输入端； 图 4-4-6 CC4511 引脚排列a、b、c、d、e 、f 、g-译码输出端，输出“1”有效，用来驱动共阴极 LED 数码管；Error!-测试输入端，Error!=“0”时，译码输出全为“1” ；Error!-消隐输入端，Error!=“0”时，译码输出全为“0” ；LE-锁定端， LE=“1“时译码器处于锁定( 保持)状态，译码输出保持在 LE=0时的数值，LE=0 为正常译码。表 4-4
39、-2 为 CC4511 功能表。CC4511 内接有上拉电阻，故只需在输出端与数码管笔段之间串入限流电阻即可工作(见图 4-4-7)。译码器还有拒伪码功能，当输入码超过 1001 时，输入全为“0” ，数码管熄灭。表 4-4-2输 入 输 出LEError!Error!D C B A a b c d e f g 显示字形 0 1 1 1 1 1 1 1 8188 0 1 0 0 0 0 0 0 0 消隐0 1 1 0 0 0 0 1 1 1 1 1 1 0 00 1 1 0 0 0 1 0 1 1 0 0 0 0 10 1 1 0 0 1 0 1 1 0 1 1 0 1 20 1 1 0 0
40、1 1 1 1 1 1 0 0 1 30 1 1 0 1 0 0 0 1 1 0 0 1 1 40 1 1 0 1 0 1 1 0 1 1 0 1 1 50 1 1 0 1 1 0 0 0 1 1 1 1 1 60 1 1 0 1 1 1 1 1 1 0 0 0 0 70 1 1 1 0 0 0 1 1 1 1 1 1 1 80 1 1 1 0 0 1 1 1 1 0 0 1 1 90 1 1 1 0 1 0 0 0 0 0 0 0 0 消隐0 1 1 1 0 1 1 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 0 1 0 0
41、 0 0 0 0 0 消隐0 1 1 1 1 1 0 0 0 0 0 0 0 0 消隐0 1 1 1 1 1 1 0 0 0 0 0 0 0 消隐1 1 1 锁 存 锁存在本数字电路实验装置上已完成了译码器 CC4511 和数码管 BS202 之间的连接。实验时，只要接通+5V 电源和将十进制数的 BCD 码接至译码器的相应输入端A、B 、 C、D 即可显示 09 的数字。四位数码管可接受四组 BCD 码输入。CC4511与 LED 数码管的连接如图 4-4-7 所示。实验设备与器件1、+5V 直流电源；2、双踪示波器；3、连续脉冲源；4、逻辑电平开关；5、逻辑电平显示器；6、拨码开关组；7、
42、译码显示器；8、74LS1382 CC4511实验内容与步骤 1、数码拨码开关的使用 图 4-4-7 CC4511 驱动一位 LED 数码管将实验装置上的四组拨码开关的输入 Ai、B i、C i、D i 分别接至 4 组显示译码/驱动器 CC4511 的对应输入口，LE、 Error!、Error!接至三个逻辑开关的输出插口，接上+5V 显示器的电源，然后按功能表 4-4-2 输入的要求揿动四个数码的增减键(“+”与 “-”键)和操作与 LE、 Error!、Error!对应的三个逻辑开关，观测拨码盘上189的四位数与 LED 数码管显示的对应数字是否一致，及译码显示是否正常。2、74LS13
43、8 译码器逻辑功能测试将译码器使能端 S1、Error! 2、Error! 3 及地址端 A2、A 1、A 0 分别接至逻辑电平开关输出口，八个输出端 Error!7Error!0 依次连接在逻辑电平显示器的八个输入口上，拨动逻辑电平开关，按表 4-4-1 逐项测试 74LS138 的逻辑功能。3、用 74LS138 构成的时序脉冲分配器参照图 4-4-2 和实验原理说明，时钟脉冲 CP 频率约为 10KHz，要求分配器输出端 Y0Y7 端的输出波形，注意输出波形与 CP 输入波形之间的相位关系。4、用两片 LS74138 组合成个 4 线-16 线译码器，测试其逻辑功能。预习内容1、复习译码
44、器和分配器的原理。2、根据实验任务，画出所需的实验线路及记录表格。实验报告要求1、画出实验线路，把观察到的波形画在坐标纸上，并标上对应的地址码。2、 对实验结果进行分析、讨论。实验五 数据选择器及其应用实验目的1、掌握中规模集成数据选择器的逻辑功能及使用方法。2、学习用数据选择器构成组合逻辑电路的方法。实验原理数据选择器又叫“多路开关” 。数据选择器在地址码(或叫选择控制) 电位的控制下，从几个数据输入中选择一个并将其送到一个公共的输出端。数据选择器的功能类似一个多掷开关，如图 4-5-1 所示，图中有四路数据 D0D3，通过选择控制信号 A1、A 0(地址码 )从四路数据中选中某一路数据送至
45、输出端 Q。数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有 2 选 1、4 选1、8 选 1、16 选 1 等类别。数据选择器的电路结构一般由与或门阵列组成，也有用传输门开关和门电路混合而成的。190图 4-5-1 4 选 1 数据选择器示意图 图 4-5-2 74LS151 引脚排列表 4-5-1输 入 输 出S A2 A1 A0 Q Error!100000000 0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10D0D1D2D3D4D5D6D71Error!0Error!1Error!2Error!3Error!4Error!5Error!6Err
46、or!71、8 选 1 数据选择器 74LS15174LS151 为互补输出的 8 选 1 数据选择器，引脚排列如图 4-5-2，功能如表 4-5-1。选择控制端(地址端)为 A2A0，按二进制译码，从 8 个输入数据 D0D7 中，选择 1 个需要的数据送到输出端 Q，S 为使能端，低电平有效。(1)使能端Error!=1 时，不论 A2A0 状态如何，均无输出(Q=0，Error!=1)，多路开关被禁止。(2)使能端Error!=0 时，多路开关正常工作，根据地址码 A2、A 1、A 0 的状态选择 D0D7 中某一个通道的数据输送到输出端 Q。如：A 2A1A0=000，则选择 D0 数
47、据到输出端，即 Q=0。如：A 2A1A0=001，则选择 D1 数据到输出端，即 Q=D1，其余类推。2、双四选一数据选择器 74LS153所谓双 4 选 1 数据选择器就是在一块集成芯片上有两个 4 选 1 数据选择器。74LS153 的引脚排列如图 4-5-3，功能如表 4-5-2。表 4-5-2 191图 4-5-3 74LS153 引脚功能1Error!、2 Error!为两个独立的使能端，A 1、A 0 为公用的地址输入端；1D01D3 和 2D02D3 分别为两个 4 选 1 数据选择器的数据输入端； Q1、Q 2 为两个输出端。(1)当使能端 1Error! (2Error!)
48、=1 时，多路开关被禁止，无输出，Q=0.(2)当使能端 1Error! (2Error!)=0 时，多路开关正常工作，根据地址码 A1、A 0的状态，将相应的数据 D0D3 送到输出端 Q。如：A 1A0=00，则选择 D0 数据到输出端，即 Q=D0。A1A0=01，则选择 D1 数据到输出端，即 Q=D1，其余类推。数据选择器的用途很多，例如多通道传输、数码比较、并行码变串行码以及实现逻辑函数等。3、数据选择器的应用-实现逻辑函数例 1：用 8 选 1 数据选择器 74LS151 实现函数 F=AError!+Error!B(1)列出函数 F 的功能表如表 4-5-4 所示。(2)将 A、B 加到地址端 A1、A 0，而 A2 接地，由表 4-5-3 可见，将 D1、D 2 接“1”及 D0、D 3 接地，其余数据输入端 D4D7 都接地，则 8 选 1 数据选择器的输出Q，便实现了函数 F=AError!+Error!B接线图如图 4-5-4 所示。表 4-5-3 图 4-5-4 8 选 1 数据选择器实现 F=AError!+Error!B 的接线图显然，当函数输入变量数小于数据选择
