1、1、 同步电路和异步电路的区别是什么?(仕兰微电子) 2、什么是同步逻辑和异步逻辑?( 汉王笔试) 同步逻辑是时钟之间有固定的因果关系.异步逻辑是各时钟之间没有固定的因果关系. 3、什么是“线与 “逻辑,要实现它 ,在硬件特性上有什么具体要求 ?(汉王笔试) 线与逻辑是两个输出信号相连可以实现与的功能.在硬件上,要用 oc 门来实现,由于不用 oc 门可能使灌电流过大,而烧坏逻辑门. 同时在输出端口应加一个上拉电阻. 4、什么是 Setup 和 Holdup 时间?(汉王笔试) 5、setup 和 holdup 时间,区别.( 南山之桥) 6、解释 setup time 和 hold time
2、 的定义和在时钟信号延迟时的变化.(未知) 7、解释 setup 和 hold time violation,画图说明,并说明解决办法.( 威盛 VIA 2003.11.06 上海笔试试题) Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求.建立时间是指触发 器的时钟信号上升沿到来以前,数据稳定不变的时间.输入信号应提前时钟上升沿(如上 升沿有效)T 时间到达芯片,这个 T 就是建立时间-Setup time.如不满足 setup time,这个 数据就不能被这一时钟打入触发器,只有在下一个时钟上升沿,数据才能被打入触发器. 保持时间是指触发器的时钟信号上升沿到来以
3、后,数据稳定不变的时间.如果 hold time 不够,数据同样不能被打入触发器. 建立时间(Setup Time)和保持时间(Hold time).建立时间是指在时钟边沿前,数据信 号需要保持不变的时间.保持时间是指时钟跳变边沿后数据信号需要保持不变的时间.如 果不满足建立和保持时间的话,那么 DFF 将不能正确地采样到数据,将会出现 metastability 的情况.如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时 间,那么超过量就分别被称为建立时间裕量和保持时间裕量. 8、说说对数字逻辑中的竞争和冒险的理解,并举例说明竞争和冒险怎样消除.(仕兰微 电子) 9、什么是竞争与冒险现
4、象?怎样判断?如何消除?(汉王笔试) 在组合逻辑中,由于门的输入信号通路中经过了不同的延时,导致到达该门的时间不一致 叫竞争.产生毛刺叫冒险.如果布尔式中有相反的信号则可能产生竞争和冒险现象.解决 方法:一是添加布尔式的消去项,二是在芯片外部加电容. 10、你知道那些常用逻辑电平?TTL 与 COMS 电平可以直接互连吗?(汉王笔试) 常用逻辑电平:12V,5V,3.3V;TTL 和 CMOS 不可以直接互连,由于 TTL 是在 0.3-3.6V 之 间,而 CMOS 则是有在 12V 的有在 5V 的.CMOS 输出接到 TTL 是可以直接互连.TTL 接到CMOS 需 要在输出端口加一上拉
5、电阻接到 5V 或者 12V. 11、如何解决亚稳态.(飞利浦 -大唐笔试) 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态.当一个触发器进入亚 稳态时,既无法预测该单元的输出电平,也无法预测何时输出才能稳定在某个正确的电平 上.在这个稳定期间,触发器输出一些中间级电平,或者可能处于振荡状态,并且这种无 用的输出电平可以沿信号通道上的各个触发器级联式传播下去. 12、IC 设计中同步复位与 异步复位的区别.(南山之桥) 13、MOORE 与 MEELEY 状态机的特征.( 南山之桥) 14、多时域设计中,如何处理信号跨时域.(南山之桥) 15、给了 reg 的 setup,hold
6、 时间,求中间组合逻辑的 delay 范围.( 飞利浦-大唐笔试) Delay q,还有 clock 的 delay,写出决 定最大时钟的因素,同时给出表达式.(威盛 VIA 2003.11.06 上海笔试试题)18、说说静态、动态时序模拟的优缺点.(威盛 VIA 2003.11.06 上海笔试试题) 动态时序验证是在验证功能的同时验证时序，需要输入向量作为激励。随着规模增大，所需要的向量数量以指数增长，验证所需时间占到整个设计周期的 50，且这种方法难以保证足够的覆盖率，因而对片上系统芯片设计已成为设计流程的瓶颈，所以必须有更有效的时序验证技术取代之。动态时序仿真的优点是比较精确，而且同后者
7、相比较，它适用于更多的设计类型。但是它也存在着比较明显的缺点：首先是分析的速度比较慢；其次是它需要使用输入矢量，这使得它在分析的过程中有可能会遗漏一些关键路径(critical paths)，因为输入矢量未必是对所有相关的路径都敏感的。 静态时序分析技术是一种穷尽分析方法，用以衡量电路性能。它提取整个电路的所有时序路径，通过计算信号沿在路径上的延迟传播找出违背时序约束的错误，主要是检查建立时间和保持时间是否满足要求，而它们又分别通过对最大路径延迟和最小路径延迟的分析得到。静态时序分析的方法不依赖于激励，且可以穷尽所有路径，运行速度很快，占用内存很少。它完全克服了动态时序验证的缺陷，适合进行超大
8、规模的片上系统电路的验证，可以节省多达 20 的设计时间。因此，静态时序分析器在功能和性能上满足了全片分析的目的。19、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing.(威盛 VIA 2003.11.06 上海笔试试题) 20、给出一个门级的图,又给了各个门的传输延时,问关键路径是什么,还问给出输入, 使得输出依赖于关键路径.(未知)21、逻辑方面数字电路的卡诺图化简,时序(同步异步差异), 触发器有几种(区别,优 点), 全加器等等.(未知) 22、卡诺图写出逻辑表达使.(威盛 VIA 2003.11.06 上海笔试试题) 23、化简 F(A,B,C,D)= m(1,3
9、,4,5,10,11,12,13,14,15)的和.(威盛 ) 24、please show the CMOS inverter schmatic,layout and its cross sectionwith P- well process.Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威 盛笔试题 circuit design-beijing-03.11.09)25、To d
10、esign a CMOS invertor with balance rise and fall time,please define the ration of channel width of PMOS and NMOS and explain? 26、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大?( 仕兰微电子) 27、用 mos 管搭出一个二输入与非门 .(扬智电子笔试)28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has
11、 faster response for output rising edge.(less delay time).(威盛笔试题 circuit design-beijing-03.11.09) 29、画出 NOT,NAND,NOR 的符号 ,真值表,还有 transistor level 的电路.(Infineon 笔 试) 30、画出 CMOS 的图,画出 tow-to-one mux gate.(威盛 VIA 2003.11.06 上海笔试试题) 31、用一个二选一 mux 和一个 inv 实现异或.(飞利浦- 大唐笔试) 32、画出 Y=A*B+C 的 cmos 电路图.( 科广试题)
12、 33、用逻辑们和 cmos 电路实现 ab+cd.(飞利浦-大唐笔试) 34、画出 CMOS 电路的晶体管级电路图,实现 Y=A*B+C(D+E).(仕兰微电子) 35、利用 4 选 1 实现 F(x,y,z)=xz+yz.(未知) 36、给一个表达式 f=xxxx+xxxx+xxxxx+xxxx 用最少数量的与非门实现 (实际上就是化 简). 37、给出一个简单的由多个 NOT,NAND,NOR 组成的原理图 ,根据输入波形画出各点波形. (Infineon 笔试) 38、为了实现逻辑(A XOR B)OR (C AND D),请选用以下逻辑中的一种,并说明为什 么?1)INV 2)AND
13、 3)OR 4)NAND 5)NOR 6)XOR 答案:NAND( 未知 ) 39、用与非门等设计全加法器.(华为) 40、给出两个门电路让你分析异同.(华为)41、用简单电路实现,当 A 为输入时 ,输出 B 波形为(仕兰微电子) 42、A,B,C,D,E 进行投票,多数服从少数,输出是 F(也就是如果 A,B,C,D,E 中 1 的个数比 0 多,那么 F 输出为 1,否则 F 为 0),用与非门实现,输入数目没有限制.(未知)43、用波形表示 D 触发器的功能 .(扬智电子笔试) 44、用传输门和倒向器搭一个边沿触发器.(扬智电子笔试) 45、用逻辑们画出 D 触发器 .(威盛 VIA
14、2003.11.06 上海笔试试题) 46、画出 DFF 的结构图,用 verilog 实现之.(威盛) 47、画出一种 CMOS 的 D 锁存器的电路图和版图.(未知) 48、D 触发器和 D 锁存器的区别.(新太硬件面试) 49、简述 latch 和 filp-flop 的异同.( 未知) 50、LATCH 和 DFF 的概念和区别.(未知) 51、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的. (南山之桥) 52、用 D 触发器做个二分颦的电路 .又问什么是状态图.( 华为 ) 53、请画出用 D 触发器实现 2 倍分频
15、的逻辑电路?( 汉王笔试) 54、怎样用 D 触发器、与或非门组成二分频电路 ?(东信笔试) 55、How many flip-flop circuits are needed to divide by 16? (Intel) 16 分频? 56、用 filp-flop 和 logic-gate 设计一个 1 位加法器,输入 carryin 和 current-stage,输出 carryout和 next-stage. (未知) 57、用 D 触发器做个 4 进制的计数 .(华为) 58、实现 N 位 Johnson Counter,N=5.(南山之桥) 59、用你熟悉的设计方式设计一个可预
16、置初值的 7 进制循环计数器,15 进制的呢?(仕兰 微电子) 60、数字电路设计当然必问 Verilog/VHDL,如设计计数器.(未知) 61、BLOCKING NONBLOCKING 赋值的区别.( 南山之桥) 62、写异步 D 触发器的 verilog module.(扬智电子笔试) module dff8(clk , reset, d, q); input clk; input reset; input 7:0 d; output 7:0 q; reg 7:0 q; always (posedge clk or posedge reset) if(reset) q =0.7VDD,V
17、il=0.9VDD,Vol=2.0v,Vil=2.4v,VolT+T2max,T3holdT1min+T2min12、给出某个一般时序电路的图，有 Tsetup,Tdelay,Tck-q,还有 clock 的 delay,写出决定最大时钟的因素，同时给出表达式。T+TclkdealyTsetup+Tco+Tdelay;TholdTclkdelay+Tco+Tdelay;13、说说静态、动态时序模拟的优缺点。静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时
18、序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题；14、一个四级的 Mux,其中第二级信号为关键信号 如何改善 timing。关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。15、为什么一个标准的倒相器中 P 管的宽长比要比 N 管的宽长比大？和
19、载流子有关，P 管是空穴导电， N 管电子导电，电子的迁移率大于空穴，同样的电场下，N 管的电流大于 P 管，因此要增大 P 管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等16、latch 与 register 的区别,为什么现在多用 register.行为级描述中 latch 如何产生的。latch 是电平触发，register 是边沿触发， register 在同一时钟边沿触发下动作，符合同步电路的设计思想，而 latch 则属于异步电路设计，往往会导致时序分析困难，不适当的应用latch 则会大量浪费芯片资源。17、BLOCKING NONBLOCKING 赋值的区别。非阻塞赋值：块内的赋值语句同时赋值，一般用在时序电路描述中
