1、第 1 页 共 5 页1. 下面哪个是可以用 verilog 语言进行描述，而不能用 VHDL 语言进行描述的级别？（ A ）(A) 开关级 (B)门电路级 (C) 体系结构级 (D) 寄存器传输级2.在 verilog 中，下列语句哪个不是分支语句？（ D ）(A) if-else (B) case (C) casez (D) repeat3下列哪些 Verilog 的基本门级元件是多输出（ D ）(A) nand (B) nor (C) and (D) not4Verilog 连线类型的驱动强度说明被省略时，则默认的输出驱动强度为（ B ）(A) supply (B) strong (C)
2、 pull (D) weak5.元件实例语句“notif1 #(1:3:4,2:3:4,1:2:4) U1(out,in,ctrl);”中截至延迟的典型值为（ B ）(A) 1(B) 2 (C) 3 (D) 46已知 “a =1b1; b=3b001;”那么a,b（ C ）(A) 4b0011 (B) 3b001 (C) 4b1001 (D) 3b1017.根据调用子模块的不同抽象级别，模块的结构描述可以分为（ABC ）(A) 模块级 (B)门级 (C) 开关级 (D) 寄存器级8在 verilog 语言中，a=4b1011，那么 output in1,in2,clk;reg in1,in2,
3、clk;initialbeginin1=0； in2=1; clk=0;endinitial begin#15 in1=1 ； #10 in1=0; #5 in1=1; #10 in1=0;endinitial begin#5 in2=0; #5 in2=1; #25 in2=0;endalwaysbegin#5 clk=clk;endendmodule2试用 verilog 语言，利用内置基本门级元件，采用结构描述方式生成如图所示的电路（12 分）第 2 页 共 5 页S 1S 2D 0D 1D 2D 3T 0T 1T 2T 3Zmodule MUX4x1(Z,D0,D1,D2,D3,S0,
4、S1);output Z;inout D0,D1,D2,D3,S0,S1;and u0 (T0, D0, S0bar, S1bar) ,u1（T1, D1, S0bar, S1),u2 (T2, D2, S0, S1bar),u3 (T3, D3, S0, S1) ,not u4 (S0bar, S0),u5 (S1bar, S1);or u6 (Z, T0, T1, T2, T3);endmodule3. 试用verilog 语言描述：图示为一个4位移位寄存器，是由四个D触发器（分别设为U1，U2，U3，U4）构成的。其中seri_in是这个移位寄存器的串行输入；clk为移位时脉冲输入；cl
5、r 为清零控制信号输入；Q1Q3则为移位寄存器的并行输出。 （14分）module d_flop(q,d,clr,clk);output q;input d,clr,clk;reg q;always (clr)if(!clr) assign q=0;else deassign q;always (negedge clk)q=d;endmodulemodule shifter(seri_in,clk,clrb,Q);input seri_in,clk,clrb;output3:0 Q;第 3 页 共 5 页d_flop U1(Q0,seri_in,clrb,clk),U2(Q1,Q0,clrb,
6、clk),U3(Q2,Q1,clrb,clk),u4(Q3,Q2,clrb,clk);endmodule一、术语解释（写出下列术语中、英文全称） （每小题 3 分，总计 15 分）1、SOC 系统芯片或片上系统 System On a Chip 2、CPLD 复杂可编程器件 Complex Programmable Logic Device3、HDL 硬件描述语言 Hardware Describe Language4、LUT 查找表 LUT，Look Up Table5、IP Core 知识产权核或知识产权模块 Intellectual Property Core二、填空题（本大题共 15
7、空，每空 2 分，总计 30 分）1. FPGACPLD设计输入 图形 输入 、 HDL文本 输入，后这适合大规模的电路设计，有很好的可移植性，可读性强易于交流。2. EDA仿真分为： 功能仿真 ，又称前仿真、系统级仿真或行为仿真，用于验证 系统的功能 ； 时序仿真 ，又称后仿真、电路级仿真，用于验证 系统的时序特性、系统性能 。仿真是系统验证的主要手段，是整个电子设计过程中花费时间最多的环节。3. 通常，将对CPLD 的下载称为 编程(Program) ，对FPGA中的SRAM进行直接下载的方式称为 配置(Configure) 。4. 写出右图示F 0，F 1的表达式。F0 = 1AF1 =
8、 05. 一个大型的组合电路总延时为100ns，采用流水线将它分两个较小的组合电路，理论最高工作频率可达 20 MHz。6.在以下的表达式或语句中选出正确的并将其番号填在空格处。 4b 1001 b b0101= 4b 1100 ； 33b 101 = 9b 101 101 101 ；7.Verilog HDL建模的方式有：数据流描述方式、行为描述方式、结构化描述方式。三、简答题（本大题共 4 小题，每小题 5 分，总计 20 分） 1、试比较电子系统传统设计方法和采用 EDA 技术设计方法的区别?答：传统方法采用的是从下至上设计方法，使用的是通用逻辑元、器件，只能在系统硬件设计的后期进行仿真
9、和调试，它的主要设计文件是电原理图；（2 分）EDA 方法采用的是自上至下设计方法，使用的可编程逻辑器件，在.系统设计的早期即可进行仿真和修改，它有多种设计文件，发展趋势以 HDL 描述文件为主，能显著降低硬件电路设计难度。 （3 分）2、简述 CPLD 及 FPGA 各自特点？答： CPLD 是基于乘积项的可编程结构，即可编程的与阵列和固定的或阵列组成；（1 分）而FPGA 使用的是可编程的查找表（ Look Up Table, LUT）, 且大部分 FPGA 采用的是基于 SRAM 的查找表逻辑形成结构。 （1 分）器件规模 FPGA 远大于 CPLD。 （1 分）FPGA 更适合时序电路
10、的设计。 （1 分）CPLD 更适合组合电路的设计。3、EAB 结构特点及实现的主要功能？答：EAB 结构特点：嵌入式阵列块（EAB）是 FPGA 器件内专门用来存储配置数据的结构, 是由一系列的嵌入式 RAM 单元构成；每个 EBA 是一个独立的结构, 它具有共同的输入、互连与控制信号；EAB 实现的主要功能：EBA 可以非常方便地实现一些规模不太大的 RAM、ROM、FIFO 或双口 RAM 等功能块的构造；而当 EAB 用来实现计数器、地址译码器、状态机、乘法器、微控制器以及 DSP 等复杂逻辑时，每个 EAB 可以贡献 100 到 600 个等效门；EAB 可以单独使用，也可组合起来使
11、用。 （3 分）4、定义时间单位为 1ns，依次执行后面的阻塞性过程赋值表达式：initial begin#1 clr=1；0A11A01F0第 4 页 共 5 页#3 clr=0；#5 clr=1；end画出此时 clr 的波形图； 如果用非阻塞性赋过程值，请画出对应 clr 的波形图。答：-3 分 -2 分四、利用 MAX+PULSII 提供的 LPM 函数用 HDL 语言设计一个加数、被加数都为 8 位的无符号运算的加法器。（10 分）解：module myadder(a, b, c, cot); -1 分input 8:0a,b; -1 分output 8:0c；output cot;
12、 -2 分LPM_ADD_SUBAdder8 (.dataa(a) ,.datab(b),.result(c),.cout(cot); -2 分Adder8.LPM_REPRESENTATION=“UNSIGNED“; -1.5 分defparam adder8.LPM_WIDTH=8; -1.5 分endmodule -1 分五、设计一个带使能的三八译码器，使能信号 en 为高电平时真值表如下，en 为低电平时输出数据 8b 1111 1111。 （12 分）使能信号 en 为高电平时真值表d2:0输入 y7:0输出 d2:0输入 y7:0输出 3b 000 8b 1111 1110 3b
13、100 8b 1110 11113b 001 8b 1111 1101 3b 101 8b 1101 11113b 010 8b 1111 1011 3b 110 8b 1011 11113b 011 8b 1111 0111 3b 111 8b 0111 1111解：module three-eight(d,en,y); -1 分input 2:0d; input en; -1 分output 7:0y; reg 7:0y; -1 分always (d or en ) -1 分 if (en=1) / 或写为 if(en) -1 分case ( d) -1 分3b000: y=8b1111
14、1110;3b001:y=8b1111 1101;3b010:y=8b1111 1011;3b011:y=8b1111 0111;3b100: y=8b1110 1111;3b101:y=8b1101 1111;3b110:y=8b1011 1111;9nscot进位被加数和a8:0b8:0c8:0加数4ns1 0 1x3ns1ns1ns 5ns3ns101x1ns 5ns第 5 页 共 5 页3b111:y=8b0111 1111; -4 分endcase else y=8b 1111 1111; -1 分endmodule-1 分六、设计一个有清零、使能、装载功能的四位十进制减 1 计数器
15、。清零低有效，使能、装载高有效。装载信号有效时将 4b 1001 装入计数器。功能优先级为清零 装载使能。 （13 分）解：module DownCouter(clk, clr, en, load, q); -1 分input clk,clr,en,load;output 3:0q;reg 3:0q; -2 分always (posedge clk)if (clr=0) -1 分q3:0= 4b0000;else if (load=1) -2 分q3:0=4b1001;else if (en=1) -2 分begin if (q3:0 =4b0000) -2 分q3:0= 4b1001;els
16、eq3:0=q3:0-1; -2 分endendmodule -1 分目前常用的硬件描述语言是 VerilogHDL 和 VHDL。EDA 的技术两种设计思路：自顶向下、自顶向上ASIC：专用集成电路 ：现场可编程门阵列：复杂可编程逻辑器件 ：在系统编程JTAG：联合测试行动组 芯片中包含多个电路块称为宏功能块或宏单元 CPLD 主要部件：宏单元、可编程连线阵列 PIA 和 I/O 控制块 大部分 FPGA 器件采用了（查找表）结构。FPGA 器件内部由 3 部分组成：可配置模块 CLB、输入输出模块 I/oBlock、布线通道 routing channels。CLB 由函数发生器、数据选择
17、器、触发器和信号变换电路组成。布线通道用来提供高速可靠的内部连线常用的可编程原件有 4 类：熔丝型开关、反熔丝型开关、浮栅编程元件、基于 SROM 的编程元件。前三类为非易失性原件编程后配置数据一直会保存在器件上，SRAM 为易失性原件掉电后数据会丢失。熔丝和反熔丝只能写一次数据、浮栅编程元件、SROM 的编程元件可以重复多次数据写入。什么叫边界扫描测试技术（BST）：测试数据从左边的一个边界扫描单元串行输入，捕获的数据从右边的一个边界扫描单元串行输出，然后通过标准进行对比就知道芯片的好坏。什么叫在系统可编程：所谓在系统可编程 ISP 指的是对器件或电路板或整个电子系统的逻辑功能可以随时进行修改或重构的能力。这种修改和重构可以在产品设计、生产过程的任一环节，甚至在交付用户以后。的主要生产厂家有、和三家。的发展趋势、向大规模高集成度方向发展。、向低电压低功耗的方向发展。、向高速可预测延时方向发展。、在器件内嵌入更多功能模块。、向模数混合可编程方向发展。希望大家把、章的程序多看哈。这些主要是针对前几章的总结。最后一次考试、最后一次为大家服务，希望对大家有所帮助。祝福大家考试顺利、新年快乐！
