1、西安电子科技大学博士学位论文高性能sigma-delta ADC的设计与研究姓名：李迪申请学位级别：博士专业：微电子学与固体电子学指导教师：杨银堂20100401摘 要 i 摘 要 高性能的模数转换器是当今微电子模拟领域研究的热点之一。基于过采样技术和 sigma-delta 调制机制的模数转换器 (Analog to Digital Converter， ADC)广泛使用在数字音频、综合业务数字网 (Integrated Services Digital Network， ISDN)、数字电话等系统中。这种高精度的模数转换器，通过采用过采样技术，增加调制器系统的信噪比，提高其实现的精度；通过
2、使用 sigma-delta 噪声整形技术，降低了信号带内的量化噪声功率。 sigma-delta ADC 由模拟调制器和数字抽取滤波器组成，而模拟调制器的噪声整形性能决定了整个转换器系统的精度。本文首先对 sigma-delta ADC 的系统设计进行了深入的研究，采用 MATLAB 软件进行系统建模和仿真，并由此总结了一套完整的系统设计方法。根据过采样率、精度和动态性能的要求，得出调制器所需的阶数以及前馈因子、反馈因子和 积分器增益因子等参数。然后再通过MATLAB 系统仿真，预测出实际调制器可以达到的性能。在模拟调制器的设计中，各种非理想因素会极大地影响模拟调制器的性能。因此，对各种非理
3、想因素进行系统的、量化的分析是必要的。本文对各种非理想因素，如运放有限直流增益、有限带宽和摆率、输出摆幅限制、开关非线性，时钟抖动、采样电容 kT/C 噪声等都进行了量化分析，从而为随后的电路设计提供了设计依据。 sigma-delta ADC 的结构主要分为单环 (Single-Loop)结构和级联结构 (Multi-stAge-noise-SHaping，MASH)两种，这两种结构具有各自的优缺点。针对这两种结构，本文分别设计了一个高阶单环一位结构的 sigma-delta ADC 和一个级联多位 (MASH24b-24b)结构的sigma-delta ADC。 在各种过采样 sigma-
4、delta 调制器的类型中，在较高信噪比 (SNR)，较好谐波失真性能要求的应用中，高阶单环结构的调制器结构得到了许多设计者的青睐。尽管多位量化器的使用可以消除由于积分器过载所引起的系统不稳定现象，但是一位量化器是固有线性的，因此，在线性度要求较高的情况下得到了广泛的使用。本文中设计了一款 4 阶单环 1 位的调制器以及其后的降采样数字抽取滤波器(Decimation filter or Decimator)，整个芯片采用 TSMC 0.18m CMOS 工艺实现，芯片面积 1mm2mm，功耗为 56mW。 调制器采用 1.8V 全差分电路结构，在过采样率 64,时钟频率 81.92MHz,
5、带宽 640kHz 内，实测精度达到了 15.31 位，动态范围 93.9dB。降采样数字滤波器的通带波纹小于 0.01dB，阻带衰减 80dB，过渡带为 640kHz740kHz。数字抽取滤波器采用全数字 CMOS 电路实现，因此面积和功耗成为其设计的难点所在。而数字抽取滤波器采用多级结构实现，能够显著的ii 高性能 sigma-delta ADC 的设计与研究 减少数字电路的运算量和所需的存储单元，分解后的多级滤波器的运算量和存储量要远小于未分解的单个滤波器。经过数字滤波器后的信号采样频率为奈奎斯特频率，为随后的数字信号处理降低了运算量。由于芯片中既有模拟电路，又有数字电路，为了防止数字电
6、路的噪声影响模拟电路的性能，版图的设计也至关重要。 然而，单环结构的 sigma-delta ADC 难以做到高速的性能。因此，未来的sigma-delta ADC 将面临同时具备高速、高精度和低功耗性能的挑战。有鉴于此，本文对于宽带级联结构，提出了一个应用于无线本地局域网 (Wireless Local Area Networks, WLAN)的改进型低失真 sigma-delta ADC。采用前馈 MASH 24b-24b多位级联结构，在第二级加入反馈因子，并且每级都使用四位的量化器以减少量化噪声，从而得到较好的系统性能。由于所采用的四位 DAC(Digital-to-Analog-Con
7、ve- rter)具有非线性的缺点，需要使用数字校正技术对其进行优化。目前，较为流行的数字校正技术为动态元件匹配 (Dynamic Elements Match, DEM)技术，而其中以数据权重平均 (Data Weighted Averaging, DWA)技术最为简单和实用。整个调制器采用 0.18m CMOS 工艺设计，工作电压 1.8V。测试结果表明：对于 6dBFS 1.25MHz的输入信号，采样频率 160MHz时，调制器的信噪失真比 (Signal- to-Noise- and-Distortion-Ratio， SNDR)峰值为 80.9dB，无杂波动态范围 (Spur-Fre
8、e-Dynamic- Range, SFDR)为 87dB，有效位数 (Effect-Number-of-bit， ENOB)为 13.15 位。关键词：模数转换器 sigma-delta 调制器 信噪比 开关电容 动态元件匹配 数字抽取滤波器 Abstract iii Abstract The research of high performance, low power analog-to-digital converters (ADC) is one of the most popular discussion points in microelectronic analog desig
9、n domain. By adopting oversampling technique, noise shaping and digital filtering, sigma-delta ADC has been widely used in digital audio, ISDN (Integrated Services Digital Network) and digital telephone systems. The sigma-delta modulation mechanism could decrease the quantization noise in the bandwi
10、dth and the oversampling mechanism could increase the SNR (Signal-to-Noise-Rate) and therefore increase the resolution of the converters. Consisted with analog modulator and digital decimation filter, the sigma-delta ADC has a resolution which is determined by the performance of the noise shaping. T
11、his paper makes a deep analysis on the systematic design of the whole ADC by using MATLAB and summarizes a complete design method. According to the sampling rate, resolution and the dynamic characteristics, the feed-forward factors, feedback factors and the gain factors of the integrators can be est
12、ablished. Then, the performance of the modulator can be predicted by using MATLAB. The non-idealities of the analog circuits could dramatically decrease the performance of the modulator. It is necessary therefore, to make a systematic and quantized analysis of these non-idealities. The non-idealitie
13、s include finite dc gain of the operation amplifier, finite unit gain bandwidth, finite slew rate, saturation, non-linearity of sampling switch, jittering, kT/C noise and so on. There are mainly two types architecure belong to sigma-delta ADC: Single-loop and MASH (Multi-stAge-noise-SHaping), and th
14、ey have their own advantages and disadvantages. Therefore, a high-order single-loop multi-bit sigma-delta modulator and a MASH24b-24b have been designed in this paper. Generally speaking, the high-order single-loop sigma-delta modulator is popular in many applications such as systems which require h
15、igh SNR ADC, simple analog circuits design and nice distortion performance. Although, multi-bit quantizer can ensure the stability of the modulator since the quantization noise is decreased, one-bit quantizer has the advantage of inherent linearity. When the requirement of high linearity is needed,
16、one-bit quantizer is widely used in these systems. This paper presents an oversampled high-order single-loop single-bit sigma-delta analog-to-digital iv 高性能 sigma-delta ADC 的设计与研究 converter followed by a multi-stage decimation filter. Design details and measurement results of the whole chip are pres
17、ented for a TSMC 0.18m CMOS implementation to achieve an ENOB of 15.31-b performance over a baseband of 640kHz. The modulator in this work is a fully differential circuit that operates from a single 1.8-V power supply. With an oversampling ratio of 64 and a clock rate of 81.92MHz, the modulator achi
18、eves a 94dB dynamic range. The decimator achieves a pass-band ripple of less than 0.01dB, a stop-band attenuation of 80dB and a transition band from 640kHz to 740kHz. The whole chip consumes only 56mW for a 1.28MHz output rate and occupies a die area of 1mm2mm. Since the decimation filter is impleme
19、nted in all CMOS circuits, the main problem is area and power dissipation. Designed in a cascaded structure, the storage and calculation of the decimator can be decreased and simplified. The sampling rate after filtered by the decimation becomes Nyquist rate. The layout is important as well since th
20、e chip includes not only analog circuits but also digital circuits which could influence the performance of the analog part. However, there is a main disadvantage in sigma-delta ADC: low speed or low bandwidth. Therefore, high speed, high resolution and low power for the one modulator are the main p
21、roblems in the future. An improved low distortion sigma-delta ADC for WLAN (Wireless Local Area Network) standards is presented in this paper. A feed-forward MASH 24b-24bmulti-bit cascaded sigma-delta ADC is adopted. However, this work has a much better performance than the ADCs which had been prese
22、nted up to date by adding a feedback factor in the second stage to improve the performance of in-band SNDR (Signal-to-Noise-and-Distortion-Ratio), using 4-bit ADCs in both stages to minimize the quantization noise and， therefore, DWA(Data Weighted Averaging) technology is used to decrease the mismat
23、ch noise induced by the 4-bit DACs which improves the SFDR of the ADC. The modulator has been implemented by a 0.18m CMOS process and operates at a single 1.8V supply voltage. Experimental results show that: for a 6dBFS1.25MHz input signal at 160MHz sampling frequency, the improved ADC with all non-
24、idealities being considered achieves a peak SNDR of 80.9dB and a SFDR of 87dB, the ENOB (Effective-Number -of-bit) is 13.15-bit. Key words: ADC Sigma-delta modulator SNR Switched-capacitor DEM Digital decimation filter 创新性声明 秉承学校严谨的学风和优良的科学道德，本人声明所呈交的论文是我个人在导师指导下进行的研究工作及取得的研究成果。尽我所知，除了文中特别加以标注和致谢中所罗
25、列的内容以外，论文中不包含其他人已经发表或撰写过的研究成果；也不包含为获得西安电子科技大学或其它教育机构的学位或证书而使用过的材料。与我一同工作的同志对本研究所做的任何贡献均已在论文中做了明确的说明并表示了谢意。 申请学位论文与资料若有不实之处，本人承担一切的法律责任。 本人签名： 日期 关于论文使用授权的说明 本人完全了解西安电子科技大学有关保留和使用学位论文的规定，即：研究生在校攻读学位期间论文工作的知识产权单位属西安电子科技大学。学校有权保留送交论文的复印件，允许查阅和借阅论文；学校可以公布论文的全部或部分内容，可以允许采用影印、缩印或其它复制手段保存论文。同时本人保证，毕业后结合学位论
26、文研究课题再攥写的文章一律署名单位为西安电子科技大学。 (保密的论文在解密后遵守此规定 ) 本学位论文属于保密，在 年解密后适用本授权书。 本人签名： 日期 导师签名： 日期 第一章 绪 论 1 第一章 绪论 1.1 论文研究背景 随着超大规模集成电路 (Very Large Scale Integrated, VLSI)技术的日益成熟，在数字领域中进行信号处理较之在模拟领域具有更高精度、更高可靠性和更低代价的优势1.1。同时，数字信号处理过程抑制噪声的能力以及所能处理的数据量远远优于模拟信号处理过程 数字信号可以无损耗地存储和传输1.2。在过去十多年里，数字信号处理能力按 2 的幂次增长，而
27、模数转换器在各自的频率范围里仅仅提高了 1.5 位1.3。为了充分利用数字信号处理的优点，在通信、视频、语音等许多场合下必须把模拟信号转换为数字信号进行处理。这样， ADC 和 DAC 就成为联系模拟域和数字域必不可少的桥梁，其重要性也越来越突出。在典型的数字信号处理 (Digital Signal Processing, DSP)系统中，首先通过 ADC 把模拟信号转换为数字信号，然后数字处理器对数字信号进 行处理，被处理后的信号再经过 DAC转换为模拟信号传输出去。数据转换器的转换过程是一个混合信号的处理过程，包括模拟信号和数字信号。模拟信号在幅度和时间上是连续的，而数字信号在幅度和时间上
28、是离散的。 ADC 有两个基本的信号处理过程：采样和量化。采样后的信号在时间上是离散的，量化后的信号在幅值上是离散的。而按采样频率可将 ADC 其分为奈奎斯特 ADC 和过采样 ADC。奈奎斯特 ADC 的采样频率等于或稍大于两倍的信号带宽。奈奎斯特 ADC 的分类有种多样，最基本的是快闪式 (flash) ADC。然而对于快闪式 ADC，需要的比较器数目随精度要求成指数形式增长，硬件需求较大，功耗和面积也较大。两步式 (Two-step)ADC, 分段式 (Sub-ranging) ADC、流水线(Pipelined) ADC 和逐次逼近 (Successive-AppRoximation)
29、 ADC，也称 SAR 型 ADC，都是 flashADC 的基础上发展而来，目的是减少比较器的数量，降低功耗和面积。奈奎斯特模数转换器转换器的优点是速度快，处理的信号带宽较大。 模数转换器主要性能指标包括速度和精度两个方面。速度性能所反映的是ADC 的转换效率，而精度性能所反映的是模拟信号转换为数字信号的正确率，通常用位数或信噪比来表示。用标准 CMOS 工艺，奈奎斯特 ADC 的转换速率能达到 Gega Hz 级1.4，但其缺点是硬件结构复杂，功耗较大，成本较高，更重要的是其精度难以做到 16 位以上。随着晶体管沟道长度的减小，元件之间的匹配效果更差，进一步阻碍了传统奈奎斯特 ADC 实现
30、高精度的转换。对于模拟元件的工艺匹配问题，此类型 ADC 必须采用专用的模拟校正或数字校正技术1.5-1.6。由此可见，传统的奈奎斯特 ADC 已在精度方面进入瓶颈阶段。图 1.1 所示为 ADC 转换2 高性能 sigma-delta ADC 的设计与研究 速率与分辨率的历史发展框图。 图 1.1 ADC 转换速率与分辨率的历史发展框图 通过提高采样频率可以提高 ADC 系统精度，这种技术叫做过采样技术，应用这种技术的 ADC 称为过采样 ADC，其采样频率远远高于信号的带宽频率。sigma-delta ADC 作为一种过采样 ADC，在要求高精度的应用中得到了广泛的应用。尤其是大规模数字电
31、路技术日益成熟后，过采样 sigma-delta ADC (也写作ADC) 的思想得到了进一步完善，其实际电路的实现也逐渐成熟并在模数转换领域占据了最重要的地位1.7-1.8。 sigma-delta ADC 由模拟调制器和降采样数字抽取滤波器组成，其基本思想是通过采用过采样技术和噪声整形技术降低信号带内的量化噪声，提高信号带内的信噪比，进而提高其精度和动态范围。量化噪声经过 sinn(x)式的噪声整形函数，落到信号带内的噪声功率非常低，而高频段的噪声功率增大，因此再使用数字滤波器将高频噪声滤掉，从而可以得到高精度的输出数字信号，一般可达到 18 位以上1.9。 由以上论述可以看出， sigm
32、a-delta ADC 也存在难以逾越的缺点：转换带宽很窄，即此类 ADC 能够处理的信号频率很低。这是因为 sigma-delta 采用过采样技术，采样频率一般为信号带宽的 8256 倍，对于如此高的采样频率，模拟电路的性能会极大的降低，因此太高的采样频率并不现实。另一方面，噪声整形机制的能力也是有限的。虽然量化噪声经过了整形，但是总的量化噪声功率并不减少，过高的信号带宽使得所包含在内的量化噪声功率急剧增大。与转换信号频率可达GHz 级的传统奈奎斯特模数转换器的相比， sigma-delta 模数转换器目前只能达到MHz1.10-1.11。 sigma-deltaADC 的功耗与采样频率成正
33、比，过高的采样率增大了第一章 绪 论 3 ADC 的功耗。 所有的 sigma-delta 转换过程都可以用两个函数来表示：信号传递函数 (Signal Transfer Function, STF)和噪声传递函数 (Noise Transfer Function, NTF)。 对于模拟输入信号来说，信号只是经过了一些延时，信号所承载的信息几乎没有改变。而对于量化噪声来说， sigma-delta 系统对其进行了噪声整形，只要电路设计的热噪声不超过其额定值，则 sigma-delta ADC 的转换精度理论上能任意增加。同时，sigma-deltaADC 非常适合于标准 CMOS 工艺，这是因
34、为噪声整形的主要对象是量化噪声，但是对于其它电路噪声而言，同样要经过 sigma-delta 调制器的调制，也就是说 sigma-delta 模数转换器不需要精确的模拟元件匹配就能获得非常高的精度1.12-1.13。 系统信噪比的提高可以通过从数字输出到调制器输入的反馈环来实现。由于在环路前馈通路上的增益很大，长时间的数字输出的平均值将非常接近于调制器输入，引起 ADC 环路振荡。因此，调制器的稳定必须在系统设计时给予充分的考虑。 sigma-delta ADC 在高精度需求的领域中应用非 常广泛，如自动测试系统(Automatic Test System), DVD 视频音频播放器 (DVD
35、 Video and Audio Player), 家庭剧院 (Home Theater Systems),传感器系统 (Sensor Systems)，混合操作台 (Mixing Console)等。在高级音频领域，已经存在能够处理和存储数字信号精度为 24 位，采样速率为 192KHz 的数字处理器。然而，能够达到如此性能要求的模数转换器还不存在。在转换精度要求较高的领域，由于对模数转换器的精度要求非常高，故传统奈奎斯特 ADC 很难满足要求。 sigma-delta 模数转换器是最好的选择。 1.2 sigma-delta ADC国内外研究发展 1.2.1 sigma-delta ADC
36、发展历史 作为世界顶级的 ADC 产品公司， ADI 近年来在 sigma-delta ADC 方面推出很多高性能的产品，如 AD1848(16 位 )、 AD1879(18 位 )、 AD7716(22 位 )等，以较低的成本获得了极高的分辨率。 sigma-deltaADC 之所以能实现高分辨率，关键在于使用了过采样，噪声整形和数字抽取滤波等几项技术。 最早提出了 sigma-delta 调制技术的是 Inose 和 Yasuda 于 1962 年在 Culter 提出的噪声整形技术基础上提出的1.14。早在 1946 年，在称为 delta 调制的技术中，过采样的概念第一次被提出。从此，
37、各种过采样结构的 delta 调制器不断涌现。但是， delta 调制器存在其动态范围与输入信号的频率有关的问题。 sigma-delta 调制器是在 delta 调制器的前端加入一个积分器，并把该积分器应用在 delta 调制器的环路中，这样，整个架构由前馈通路中的一个积分器，一个量化器 (1 位 )和反馈回4 高性能 sigma-delta ADC 的设计与研究 路的一个 1 位的 DAC 组成。由于该系统既包含 delta 调制器又包含一个积分器，故称之为 sigma-delta 调制，其中 sigma 表示积分器求和。 sigma-delta 调制器也常被称为 delta- sigma
38、 调制器或者 调制器。 sigma-delta 调制器原理和思想被提出后，其具体系统结构历经了多次改进。1977 年， Ritchie 设计了第一个高阶单环 sigma-delta 调制器，也就是在 sigma-delta调制器的前馈通路中使用了若干个积分器进行级联，并且把从量化器输出的数字信号通过数模转换反馈到每个积分器的输入，构成一个高阶环路滤波器1.15。 1985年， Candy 发表了一篇经典论文，对包含两个以上积分器的环路滤波器，认为其稳定性属于条件稳定，需要通过仿真来验证系统的稳定性能，文章中还详细分析了两个积分器构成的环路滤波器中各种设计问题1.16。 MASH 结构是 Hay
39、ashi 等在 1986 年提出的，是一种新的稳定的多级 sigma-delta ADC 结构1.17，该结构不仅能够实现对量化噪声高阶整形效果，而且每级都采用固有稳定性的低阶结构，保证了整体系统的稳定性。 MASH 结构调制器采用单环低阶调制器构成的第一级处理输入信号，所产生的量化误差通过第二级同样是单环低阶的调制器转换成数字信号，两级调制器的数字输出通过一个数字抵消逻辑电路来抵消第一级的量化噪声，而第二级的量化噪声经历了高阶的噪声整形。通过这样的处理过程，最终的输出信号中将包含没有改变的模拟信号信息和经过高阶整形后的最后一级的量化噪声，从而获得较高的精度。而高阶单环结构方面， Lee 于
40、1987 年提出了设计稳定的高阶环路滤波器的方法。在此基础上，几个知名 ADC 设计公司成功推出了四阶、五阶甚至更高阶数的单环 sigma-delta 调制器1.18。 除了采用过采样率提高 ADC 所能达到的精度外，另外一种方法是使用多位量化器，这就要求在反馈回路上也要使用多位的 DAC。一位的 DAC 是固有线性的，多位 DAC 存在非线性问题，而整个 ADC 的线性度又和所使用的 DAC 密切相关。因此，要解决多位 DAC 的非线性问题，必须采用模拟或数字校正算法。起初，设计者们多采用模拟校正方法。 1988 年， Larson 等提出使用数字校正技术来消除 DAC 的非线性影响1.19
41、。随后一年， Carley 提出用动态元件匹配 (DEM)的方法来减少多位 DAC 的非线性对整个系统性能的影响1.20。 1990 年， Leslie 提出了采用一位 DAC 和多位 ADC 来获得良好的线性度和较低的量化噪声1.21。为了使设计者更加方便地设计，节省设计周期， 90 年代初又出现了许多设计 sigma-delta调制器的专用工具以及一些公开的软 件工具包，极大地减轻了设计者的负担1.22-1.26。 当今的 sigma-delta 调制器设计已经具有一定的设计模式，通常基于混合信号CMOS 工艺，以获得高精度的标准电容；电路的实现广泛使用开关电容技术，使用的电源电压越来越低
42、；多位 DAC 使用动态元件匹配技术消除失配引起的谐波失真。当前具有代表性的 sigma-delta ADC 的各项性能指标如表 1 所示： 第一章 绪 论 5 表 1.1 具有代表性的已报道 sigma-delta 调制器设计 文献 有效位数 (bits) 数字输出率 (S/s) 过采样 率 结构 工艺 电源电压 (V) 功耗 (W) 1.27 14.16 1M 64 MASH21b-21b0.35m MS* 1.8 150m 1.28 13 1M 32 单环 2 阶 4 位 0.35m BiCMOS* 2.5 11.88m1.29 13 40k 256 单环 2 阶 1 位 0.35m M
43、S 1 5.6m 1.30 13.33 20k 64 MASH21.5b-11.5b 0.35m MS 0.8 60 1.31 13.8 2.2M 32 MASH21b-11b-13b 0.25m MS 2.5 65.8m1.32 13 16k 64 单环 2 阶 1 位 0.18m MS 0.65 45.5 1.33 13 16k 64 MASH21b-11b 0.18m MS 0.65 61.751.34 13.83 600k 96 单环 2 阶 3 位 0.18m MS 1.8 15m 1.35 15.32 36k 639 单环 2 阶 6 位 0.18m MS 2.7 30m 1.36
44、 16.65 44k 128 MASH21b-11b0.18m MS 3 22m *MS: Mixed-Signal process，混合信号工艺 *BiCMOS: 双极工艺 由上表可以看出， ADC 设计所采用的工艺已进入了 0.18m 的阶段，模拟电路权威人士几年前关于 CMOS 模拟电路沟道长度下限理论己被突破。与此同时，所采用的电源电压也越来越低，功耗面积的要求也越来越严格。沟道长度缩短将带来速度，功耗和成本方面的优势，但尺寸变小使信号幅度变小而降低了信噪比，因而能否保持或提高原有的动态范围，将是竞争最终取胜的关键。因此，各厂商都必须努力采用最精细的 CMOS 设计与制造技术。目前各厂
45、商的模拟电路 CMOS工艺集中在 0.18m0.35m 的范围内。 1.2.2 高性能 sigma-delta ADC国内外发展现状 国外的高性能的 sigma-delta ADC 设计已经比较成熟。 美国 ADI 公司近年来的产品 AD1848(16 位 )、 AD1879(18 位 )、 AD7716(22 位 )等在精度、功耗以及面积各方面都非常优异。在模拟电路与 DSP 技术方面引导世界潮流的 TI 公司认为，当尺寸越来越小时，模拟与数模混合信号电路将成为主要的挑战。作为中速高分辨率的 sigma-delta ADC 因而得到了广泛的推广和应用。从制造工艺来说， sigma-delta
46、调制器对模拟电路不要求严格匹配，很容易与数字系统集成在一起。多年来，在单片系统中使用这类 ADC 己经是明显的发展趋势。 图 1.2 所示为已经报道的开关电容 sigma-delta 调制器的品质因子 (Figure of 6 高性能 sigma-delta ADC 的设计与研究 0.4 0.6 0.8 1 1.2 1.4-410-310-210-110mVDD 1.5V Power:0.55mWDR: 88dB Fn=6.0kHzVDD 1.8V Power:2mWDR: 94dB Fn=6.2kHzVDD 5V Power:435mWDR: 89dB Fn=2.5MHzVDD 5V Pow
47、er:250mWDR: 111dB Fn=48kHzVDD 5V Power:380mWDR: 118dB Fn=48kHzVDD 1.8V Power:2.5mWDR: 99dB Fn=50kHzVDD 5V Power:47mWDR: 104dB Fn=50kHzVDD 5V Power:41mWDR: 74dB Fn=2.1MHzVDD 5V Power:58mWDR: 84dB Fn=500kHzVDD 5V Power:65mWDR: 96dB Fn=320kHzVDD 1.8V Power:5.4mWDR: 92dB Fn=50kHz图 1.2 已报道的开关电容 sigma-del
48、ta 调制器品质因子 Merit, FOM)随沟道长度的变化趋势。 Jose M.de la Rose 等人在 2005 年设计了一款基于 0.35mCMOS 工艺、开关电容 MASH21b-11b结构的 sigma-delta 调制器1.37。采用 3.3V 单电源电压供电，输入信号带宽为 10KHz，采样率为 5.12MHz，动态范围为 113.8dB, 功耗为 14.7mW，芯片面积为 5.7mm2，有效位数为 18.7 位。同年， Khiem Nguyen 等人设计了一款基于 0.35mCMOS 工艺的 sigma-delta ADC1.38。模拟和数字电源电压均为 3.3V，输入信号带宽范围 20Hz 20KHz，信噪比高达 106dB， 有效位数为 17.3 位，功耗为 32mW，芯片面积为 3.74mm2。2007 年美国德州仪器公司的 YuQing Yang 和 Terry Sculley 等人设计了两款高精度的 sigma-deltaADC1.39。其中一款采用 0.35mCMOS 工艺，单环五阶结构， 5V模拟电源和 2.5V 数字电源供电，输入信号频率为 20kHz 时动态范围为 124dB，有效位数为 20.3 位，总谐波失真为 -111dB，整个芯片面积为 14.8mm2，功耗330mW。另外一
