1、专用集成电路设计方法,俞军 Tel:53085050 Email: ,课 程 安 排,专用集成电路 概述 1 周 ASIC的设计流程和设计方法(重点) 设计描述,设计流程 1周 设计策略,综合方法 1周 设计验证,ASIC设计中的考虑因素 1周 深亚微米设计方法和设计技术以及EDA技术的发展 1周,课 程 安 排,专用集成电路的测试方法 Design-for-Test Basics 2 周 可编程ASIC 可编程ASIC器件的结构,资源,分类和开发系统 1周 Xilinx,Altera可编程器件 2周,第一章 专用集成电路概述,1.1通用集成电路和专用集成电路 通用集成电路:市场上能买到的具有
2、通用功能的集成电路 74 系列 ,4000系列 , Memory, CPU 等 专用集成电路ASIC(Application Specific Integrated Circuits) SUN SPARC Workstation 中的9块电路,某些加密电路等,第一章 专用集成电路概述,专用标准电路ASSP(Application-Specific Standard Products) Modem 芯片, DVD decoder , VCD decoder, audio DAC, Motor Servo DSP 等,第一章 专用集成电路概述,1.2集成电路发展简史,第一章 专用集成电路概述,1.
3、3专用集成电路的类型及特点 分为三类 全定制（Full Custom） 半定制（Semi-Custom） 可编程 (Programable ),第一章 专用集成电路概述,1.3.1 全定制（Full Custom） 生产上不预加工 设计上无预处理和预编译的单元库，全人工版图设计 1.3.2 基于单元的ASIC（Cell-Based ASIC） 是利用预先设计好的单元进行版图设计的， 有两种类型，一种是标准单元（Standard Cell）另一种单元称为宏单元（Macro）或核心（Core）单元。,第一章 专用集成电路概述,1.3.2 基于门阵的ASIC（Gate Array ASIC 1.3.
4、4 可编程逻辑器件PLD(Programmable Logic Device) PAL GAL PLA FPGA CPLD,第一章 专用集成电路概述,1.3.5各种ASIC类型的优缺点比较,第一章 专用集成电路概述,1.4集成电路设计和制造过程 设计过程 制定规范(SPEC) 系统设计(System Design) 电路设计(Circuit Design) 版图设计(Layout Design) 制造过程 制版 掩膜版制造(MASK) 流片(Fab) 光刻,生长,扩散,掺杂,金属化,蒸铝等产生Pn结,NPN结构,MOS 电阻,电容等,第一章 专用集成电路概述,制造过程 测试(Testing)
5、以Spec和Test Vector 为标准检测制造出的芯片是否满足设计要求 封装(Packaging) 磨片划片(Sawing) 键合(Wire Bonding) 包封(Packaging) 形式：DIP, QFP,PLCC,PGA,BGA,FCPGA等,集成电路设计过程,第一章 专用集成电路概述,1.5ASIC技术现状和发展趋势 摩尔规律: 每十八个月, 集成度增加一倍,速度上升一倍,器件密度上升一倍,第一章 专用集成电路概述,专用集成电路预测与发展 SOC (System on a chip) 工艺(Process)由0.35um,0.25um,0.18um进入0.13um,0.10um即
6、高速,低压,低功耗 EDA设计工具与设计方法必须变革以适应深亚微米工艺的发展 (如 Single Pass , Physical Synthesis 等) 可编程器件向更高密度,更大规模和更广泛的领域发展(如Mixed Signal ) MCM Analog 电路 - 高速,高精度,低功耗,低电压 ASIC产品的发展动向 内嵌式系统 (Embeded System) (自动控制, 仪器仪表) 计算机,通讯结合的系统芯片 (Cable Modem, 1G ) 多媒体芯片 (Mpeg Decoder Encoder, STB , IA ) 人工智能芯片 光集成电路,第二章ASIC设计流程和方法,2
7、.1 概述 设计过程分 电路设计-前端设计 版图设计-后端设计 设计流程(方法)分 自底向上(Bottom Up) 自顶向下(Top Down) 数字集成电路设计 行为方面 结构方面 物理方面,第二章ASIC设计流程和方法,2.1 概述 设计策略 设计描述 自动化设计的综合方法 设计验证方法 深亚微米设计方法和EAD 工具的发展,第二章ASIC设计流程和方法,2.2设计描述 描述方面 行为描述 结构描述 物理描述 设计抽象的层次 系统算法级 寄存器传输级(RTL级) 逻辑级和电路级 最低层的晶体管级电路,第二章ASIC设计流程和方法,2.2.1.硬件描述语言HDL (Hardware Desc
8、ription Language) VHDLVHDL描述能力强，覆盖面广，可用于多种层次的电路描述， VHDL的硬件描述与工艺技术无关，不会因工艺变化而使描述无效。 VHDL支持设计再利用(Reuse)方法，支持超大规模集成电路设计的分解和组合。 可读性好，易于理解,国际标准,具备通用性。,第二章ASIC设计流程和方法,VHDL设计描述由五种基本设计单元组成 设计实体说明(Entity declaration) 结构体(Architecture body) 配置说明(Configuration declaration) 集合元说明(Package dec1aration) 集合元(Packag
9、e body),第二章ASIC设计流程和方法,ENTITY mux IS GENERIC (m:TIME:=2ns); PORT (in1,in2,sel:IN BIT;out1:OUT BIT); END mux; - 设计实体说明,第二章ASIC设计流程和方法,AECHITECTURE twown1 OF mux IS BEGINIF sel=1 THEN out1=1;ELSE out1=in2 AFTER m; END twown1; - 行为描述,第二章ASIC设计流程和方法,AECHITECTURE twown2 OF mux IS BEGINNOT:Sb=U0(sel);AND2
10、:S1=U1(sel,in1);AND2:S2=U2(Sb,in2);OR:out1=U3(s1,s2); END twown2; - 结构描述1,第二章ASIC设计流程和方法,AECHITECTURE twown3 OF mux IS BEGINNOT:Sb=U0(sel);NAND2:S1=U1(sel,in1);NAND2:S2=U2(Sb,in2);NAND:out1=U3(s1,s2); END twown3; - 结构描述2,VHDL 设计环境,第二章ASIC设计流程和方法,Verilog HDL 能用于行为描述和结构描述，电路描述同时可以包含不同层次，且能和混合模式的模型一起进行
11、模拟 Verilog使用四值逻辑，即0，l，X和Z，其中“X”为不定态，Z为悬空态 使用的基本数据类型是 “与“和 “寄存器“。,第二章ASIC设计流程和方法,2.2.2 行为描述(算法描述) 举例 一位全加器,第二章ASIC设计流程和方法,Verilog-HDL 描述进位算法描述,module carry(co,a,b,c);output co;input a,b,c; wire #10 co=(a&b)|(a&c)|(b&c) end module,第二章ASIC设计流程和方法,2.23结构描述 RTL (register Transfer Level) 级 门级(Gate Level)
12、开关级(Switch Level) 电路级(Circuit Level) 4位加法器的结构描述,第二章ASIC设计流程和方法,4位加法器的结构描述 module add4(s,c4,ci,a,b);input3:0 a,b;input ci;output3:0 s;output c4;wire2:0 co;add a0 (co0,s0,a0,b0,ci);add a1 (co1,s1,a1,b1,c0);add a1 (co2,s2,a2,b2,c2);add a1 (co4,s3,a3,b3,co2); end module,module add(co,s,a,b,c);input a,b,
13、c;output s,co;sum s1(s,a,b,c);carry c1(co,a,b,c); end module module carry(co,a,b,c);input a,b,c;output co;wire x,y,z;and g1(x,a,b);and g2(y,a,c);and g3(z,b,c)or3 g4(co,x,y,z) end module,第二章ASIC设计流程和方法,开关级描述(1),module carry (co, a, b, c);input a, b, c;output co;wire il, i2, i3, i4, i5, i6;nmos nl (i3
14、, i4, a);nmos n2 (i4, vss, b);nmos n3 (i3, i5, b);nmos n4 (i5, vss, c);nmos n5 (i3, i6, a);nmos n6 (i6, vss, c);nmos n7 (co, vss, i3);pmos pi (il, vdd, a);,pmos p2 (i2, il, b);pmos p3 (i3, i2, c);pmosp4 (il, vdd, b);pmos p5 (i2, il, c);pmos p6 (i3, i2, a);pmos p7 (co, vdd, i3);end module,第二章ASIC设计流程
15、和方法,开关级描述(2),module carry (co, a, b, c); input a, b, c; output co; wire il, i2, i3, i4, en; nmos nl (il, vss, a); nmosn2 (il, vss, b); nmos n3 (en, il, c); nmos n4 (i2, vss, b); nmos ns (en, i2, a); pmospl(i3,vdd,b); . pmos p2 (en, i3, a); pmos p3(cn, i4, c);,pmos p4 (i4, vdd, b); pmos p5 (i4, vdd,
16、a); pmos p6 (co, vdd, en); pmos n6 (co, vss, en); end module,第二章ASIC设计流程和方法,2.2.4 物理描述,module add4; input a 3:0, b3:0; input ci; output s 3:0, outpu c4; boundary 0, 0, 100, 400; port port a 0 aluminum width=l origin =0, 25; port b 0 aluminum width=l origin =0, 75; port ci polysilicon width=l,origin
17、=50, 0; port a 0 aluminum width=l add so origin=0,0 add a1 origin=0,100 end module,第二章ASIC设计流程和方法,2.3 设计流程 2.3.1 bottom-Up 自底向上(Bottom-Up)设计是集成电路和PCB板的传统设计方法,该方法盛行于七、八十年 设计从逻辑级开始，采用逻辑单元和少数行为级模块构成层次式模型进行层次设计，从门级开始逐级向上组成RTL级模块，再由若于RTL模块构成电路系统 对于集成度在一万门以内的ASIC设计是行之有效的,无法完成十万门以上的设计 设计效率低、周期长，一次设计成功率低,第二
18、章ASIC设计流程和方法,2.3 设计流程 2.3.2 Top-Down设计 Top-Down流程在EDA工具支持下逐步成为IC主要的设计方法 从确定电路系统的性能指标开始，自系统级、寄存器传输级、逻辑级直到物理级逐级细化并逐级验证其功能和性能,第二章ASIC设计流程和方法,关键技术 首先是需要开发系统级模型及建立模型库，这些行为模型与实 现工艺无关，仅用于系统级和RTL级模拟。 系统级功能验证技术。验证系统功能时不必考虑电路的实现结 构和实现方法，这是对付设计复杂性日益增加的重要技术，目前系统级DSP模拟商品化软件有Comdisco，Cossap等，它们的通讯库、滤波器库等都是系统级模型库成
19、功的例子。 逻辑综合-是行为设计自动转换到逻辑结构设计的重要步骤,第二章ASIC设计流程和方法,Top-Down设计与Bottom-Up设计相比，具有以下优点: 设计从行为到结构再到物理级，每一步部进都进行验证,提高了一次设计的成功率。 提高了设计效率，缩短了ASIC的开发周期，降低了产品的开发成本 设计成功的电路或其中的模块可以放入以后的设计中提高了设计的再使用率(Reuse)。,第二章ASIC设计流程和方法,2.4 设计策略 2.4.1 概述 设计参数 电路性能，包括功能、速度，功耗和应用特性 芯片尺寸 电路的可测性及测试码生成的难易性; 设计周期 成功率(Time to Market) 经济性(Profit) 设计效率(Efficiency),
