1、5 锁存器和触发器,5.1 双稳态存储单元电路,5.2 锁存器,5.3 触发器的电路结构和工作原理,5.4 触发器的逻辑功能,教学基本要求,1. 掌握锁存器、触发器的电路结构和工作原理,2. 熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能,3. 正确理解锁存器、触发器的动态特性,1. 时序逻辑电路与锁存器、触发器：,时序逻辑电路:,概述,锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。,结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。,工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。,2. 锁存器与触发器,共同
2、点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。,不同点：,锁存器-对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。,触发器-对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,5.1.2 双稳态存储单元电路,5.1 双稳态存储单元电路,5.1.1 双稳态的概念,反馈,5.1.2 双稳态存储单元电路,Q端的状态定义为电路输出状态。,电路有两个互补的输出端,1. 电路结构,2. 数字逻辑分析,电路具有记忆1位二进制数据的功能。,若 Q = 1,若 Q = 0,
3、1,0,0,1,0,1,1,0,3. 模拟特性分析(略),图中两个非门的传输特性,5.2.1 SR 锁存器,5.2 锁存器,5.2.2 D 锁存器,5.2.1 SR 锁存器,5.2 锁存器,1. 基本SR锁存器,初态：R、S信号作用前Q端的状态，初态用Q n表示。,次态：R、S信号作用后Q端的状态次态用Q n+1表示。,逻辑符号,输入端,输出端,逻辑符号,5.2.1 SR 锁存器,5.2 锁存器,工作原理,a. 没有有效电平输入 (S=R=1)时：,1,1,若初态Qn = 1,若初态 Qn = 0,1,0,0,1,1,1,触发器保持稳定状态不变,5.2.1 SR 锁存器,5.2 锁存器,0,1
4、,若初态Qn = 1,若初态 Qn = 0,1,0,0,1,0,1,无论初态Q为0或1，触发器都会转变为1态。,b. 有有效电平输入 (S=0、R=1)时：,1,5.2.1 SR 锁存器,5.2 锁存器,1,0,若初态Qn = 1,若初态 Qn = 0,1,1,0,1,1,0,无论初态Q为0或1，触发器都会转变为0态。,c. 有有效电平输入 (S=1、R=0)时：,0,5.2.1 SR 锁存器,5.2 锁存器,0,0,若初态Qn = 1,若初态 Qn = 0,1,1,0,1,0,0,无论初态Q为0或1，触发器的两个输出都为1禁止！,d. 都是低电平输入 (S=0、R=0)时：,1,5.2.1
5、SR 锁存器,5.2 锁存器,1,0,0,无论初态Q为0或1，触发器的两个输出都为1禁止！,d. 都是低电平输入 (S=0、R=0)时：,1,1,1,0,先翻转,若G2先翻转，触发器置被1；,5.2.1 SR 锁存器,5.2 锁存器,1,1,1,1,0,先翻转,若G1先翻转，触发器置被0；,输入R、S同时从低电平回到高电平时，触发器状态不能人为确定!,为避免该状态的出现，要求输入信号满足S+R=1的约束条件,5.2 锁存器,若G2先翻转，触发器置被1；,无论初态Q为0或1，触发器的两个输出都为1禁止！,d. 都是低电平输入 (S=0、R=0)时：,5.2.1 SR 锁存器,约束条件:R+S=1
6、,保持,置 1,置零,不定,S：Set，置位、置1 ； R：Reset，复位、置0,置1输入端,置0输入端,触发方式:电平触发,5.2 锁存器,5.2.1 SR 锁存器,0,1,1,1,0,1,1,1,0,1,1,1,0,1,1,1,0,0,不定,不定,置1,不变,置1,不变,置0,不变,工作波形能直观地表示其输入信号与输出的时序关系,S,R,Q,Q,1,1,5.2.1 SR 锁存器,5.2 锁存器,S,R,S 接在B处,S接在A处,悬空时间,S接A振动,悬空时间,S接B振动,S,R,S,R=0，S=1 Q=0,R=1，S=1 Q=0,R=1,S=1 Q=1,R=1，S=0 Q=1,R=1，S
7、=1 Q=1,S=0 Q=1,S=1,R=1 Q=0,R=0 Q=0,5.2 锁存器,2. 逻辑门控SR锁存器,电路结构,国标逻辑符号,简单SR锁存器,使能信号控制门电路,工作原理,S=0，R=0：Qn+1=Qn,S=1，R=0：Qn+1=1,S=0，R=1：Qn+1=0,S=1，R=1：Qn+1=X,E=1：,E=0：,状态不变,在E为高电平期间，R、S信号影响触发器的状态； 在E为低电平期间，触发器的状态保持不变,5.1 触发器的电路结构与工作原理,5.1.2 同步RS触发器,逻辑功能表（E=1）,特性方程,（约束条件）,5.1 触发器的电路结构与工作原理,5.1.2 同步RS触发器,5.
8、2.2 D 锁存器,1. 逻辑门控D锁存器,国标逻辑符号,逻辑电路图,S =0 R=1,D=0,Q = 0,D=1,Q = 1,= D,S =1 R=0,D锁存器的功能表,逻辑功能,2. 传输门控D锁存器,(c) E=0时,(b) E=1时,(a) 电路结构,TG2导通， TG1断开,TG1导通， TG2断开,Q = D,Q 不变,E=1,Q=D; E=0,Q=不变,(c) 工作波形,E=1,Q=D; E=0,Q=不变,3. D 锁存器的动态特性,定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。,74HC/HCT373 八D锁存器,4. 典型集成电路,74HC
9、/HCT373的功能表,高阻,H,高阻,H,锁存和禁止输出,H,H,H*,L,L,L,L,L*,L,L,锁存和读锁存器,H,H,H,H,L,L,L,L,H,L,使能和读锁存器 （传送模式）,Qn,Dn,LE,输 出,内部锁存器 状 态,输 入,工作模式,L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。,5.3 触发器的电路结构和工作原理,5.3.1 主从触发器,5.3.2 维持阻塞触发器,5.3.4 触发器的动态特性,5.3 触发器的电路结构和工作原理,1. 锁存器与触发器,锁存器在E的高(低)电平期间对信号敏感,触发器在CP的上升沿(下降沿)对信号敏感,在Verilog HDL中对
10、锁存器与 触发器的描述语句是不同的,主触发器,从触发器,1,Q,主触发器根据R、S的状态触发翻转,0,从触发器的状态不受影响,0,1,主触发器的状态不受R、S的影响,逻辑符号,触发器在时钟脉冲的负跳沿触发翻转，因此，输入信号在CP负跳沿前加入,功能与同步RS触发器的功能一样,动作特征：CP的高电平期间主触发器存储信号，在CP的低电平到来时从触发器状态随主触发器状态的改变而变化。,5.3.1 主从触发器,Q从Q主 主从一致原则,CP=0时,CP=1时,5.3.1 主从触发器,工作原理：,TG3截止，TG4导通从触发器维持在原来的状态不变,由传输门组成的CMOS主从D触发器,Q=Q从 不变,CP=
11、1：,(2) CP负跳变后：CP=0 TG1截止，TG2导通主触发器维持原态不变,TG3导通，TG4截止从触发器状态受主触发器状态改变,由传输门组成的CMOS主从D触发器,Q=Q从不变,CP=1：,工作原理：,Q主 不变,CP=0：,Q=Q从D,逻辑图,逻辑符号,置1 端,置0 端,1,0,1,0,0,1,1,0,SD、RD分别为直接置1和置0信号，低电平有效。,基本RS触发器,5.3.2维持-阻塞触发器,SD=RD =1,0,1,1,1,1,Qn+1=Qn,D,CP = 0,CP = 0 期间D信号存于Q6,1,1,1,工作特点:,CP由0变1,D,D,D,在CP脉冲的上升沿到来时，触法器的
12、状态改变，且与D信号相同,SD=RD =1,1,1,1,1,1,1,1,CP 上升沿时将数据D存于Q3,工作特点:,CP=1,D,1,若D=Q3=1， Q4=0,1,0,0,置1维持线，置0阻塞线,1,SD=RD =1,1,1,1,1,1,1,1,1,CP 上升沿时将数据D存于Q3,Q1=D,0,0,工作特点:,CP=1,D,1,若D=Q3=0， Q4=1,0,1,1,置0维持线，置1阻塞线,0,1,SD=RD =1,0,1,1,1,1,1,1,1,CP 上升沿时将数据D存于Q3,Q0=D,工作特点:,维持阻塞D触发器在CP脉冲的上升沿产生状态变化，属上升沿触发方式。其次态取决于CP脉冲上升沿
13、到达前瞬间D的信号。 又称这种触发器为边沿触发器,逻辑符号,工作特点:,特性方程:,状态转换图,工作特点:,工作波形,D 触发器的逻辑功能表,维持阻塞D触发器状态变化产生在时钟 脉冲的上升沿，其次态决定于该时刻前瞬间输入信号D。,74HC/HCT74的功能表,国标逻辑符号,74HC/HCT74的逻辑符号和功能表,具有直接置1、直接置0，正边沿触发的D功能触发器,S,R,电路结构,主触发器,从触发器,逻辑符号,JK触发器 （以主从JK触发器为例）,1、电路结构及逻辑符号,S,R,将,代入上式，得到JK触发器的特性方程：,2、功能分析,电路结构,JK 触发器的状态转换图,JK 触发器的功能表,J=
14、X K=1,J=1 K=X,J=X K=0,J=0 K=X,任何结构的JK触发器都具有与以上相同的功能表、特性方程及状态转换图,3、逻辑功能,例：已知CP、J、K 信号的波形，触发器的初态为0 ,画出输出端Q的工作波形,负跳沿触发,在高电平处接收输入信号,在CP脉冲的高电平期间将输入信号存储于主触发器。,在CP脉冲的低电平到来时发生状态变化。,4、工作波形,2 集成主从JK触发器-HC76,逻辑符号,引脚图,预 置 输 入 端,清 零 输 入 端,1、逻辑符号和引脚图,高速CMOS双JK触发器,属于负跳沿触发的边沿触发器,主从TTL的7476、74H76、边沿TTL74LS76等，功能都一样,
15、T触发器,JK 触发器:,T触发器:,T触发器逻辑功能表,保持,翻转,T=0:,T=1:,保持,翻转,T触发器的功能是T为1时，为计数状态，T为0时为保持状态,5.3.4 触发器的动态特性,动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。,建立时间,保持时间,脉冲宽度,传输延时时间,传输延时时间,建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。,保持时间tH ：保证D状态可靠地传送到Q。,触发脉冲宽度tW ：保证内部各门正确翻转。,传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时
16、间。,5.4.1 D 触发器,5.4 触发器的逻辑功能,5.4.2 JK 触发器,5.4.4 SR 触发器,5.4.5 D 触发器功能的转换,5.4.3 T 触发器,不同逻辑功能的触发器国际逻辑符号,D 触发器,JK 触发器,T 触发器,RS 触发器,1. 特性表,2. 特性方程,Qn+1 = D,3. 状态图,5.4.1 D 触发器,1. 特性表,2. 特性方程,3. 状态图,5.4.2 JK 触发器,1. 特性表,2. 特性方程,3. 状态图,5.4.3 T 触发器,1. 特性表,2. 特性方程,5.4.3 T 触发器,1. 特性表,2. 特性方程,3. 状态图,5.4.4 SR 触发器,
17、5.4.5 D触发器功能的转换,1. D 触发器构成 J K 触发器,D 触发器：,JK触发器：,5.4.5 D触发器功能的转换,2. D 触发器构成 T 触发器,D 触发器：,T触发器：,5.4.5 D触发器功能的转换,3. D 触发器构成 T 触发器,D 触发器：,T 触发器：,锁存器和触发器都是具有存储功能的逻辑电路，是构成时序电路的基本逻辑单元。每个锁存器或触发器都能存储1位二值信息。 锁存器是对脉冲电平敏感的电路，它们在一定电平作用下改变状态。 触发器是对时钟脉冲边沿敏感的电路，它们在时钟脉冲的上升沿或下降沿作用下改变状态。 触发器按逻辑功能分类有D触发器、JK触发器、T（T）触发器和SR触发器。它们的功能可用特性表、特性方程和状态图来描述。触发器的电路结构与逻辑功能没有必然联系。,小 结,
