1、单片机 I/O口的使用n 对单片机的控制，其实就是对 I/O口的控制，无论单片机对外界进行何种控制，或接受外部的何种控制，都是通过 I/O口进行的。 51单片机总共有 P0、 P1、 P2、 P3四个 8位双向输入输出端口，每个端口都有锁存器、输出驱动器和输入缓冲器。 4个 I/O端口都能作输入输出口用，其中 P0和 P2通常用于对外部存储器的访问。4.1 MCS-51 单片机的并行端口结构与操作51系列单片机有 4个 I/O端口，每个端口都是 8位准双向口， 共占 32根引脚。每个端口都包括一个锁存器 (即专用寄存器 P0 P3)、一个输出驱动器和输入缓冲器。通常把 4个端口笼统地表示为 P
2、0 P3。在无片外扩展存储器的系统中，这 4个端口的每一位都可以作为准双向通用 I/O端口使用。在具有片外扩展存储器的系统中， P2口 作为 高 8位地址线 ， P0口分时作为 低 8位地址线 和 双向数据总线 。51单片机 4个 I/O端口线路设计的非常巧妙，学习I/O端口逻辑电路，不但有利于正确合理地使用端口，而且会给设计单片机外围逻辑电路有所启发。下面简单介绍一下输入 /输出端口结构。4.1.1 P0口和 P2的结构下图为 P0口的某位 P0.n(n=07)结构图，它由一个输出锁存器、两个三态输入缓冲器和输出驱动电路及控制电路组成。从图中可以看出， P0口既可以作为 I/O用，也可以作为
3、地址 /数据线用。D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚一、 P0口的结构1、 P0口作为 普通 I/O口 输出时CPU发出控制电平 “ 0” 封锁 “ 与 ” 门，将输出上拉场效应管 T1截止，同时使多路开关 MUX把锁存器 与输出D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚驱动场效应管 T2栅极接通。故内部总线与 P0口同相。由于输出驱动级是漏极开路电路，若驱动 NMOS或其它拉流负载时，需要 外接上拉电阻 。 P0的输出级可驱动8个 LSTTL负载。D Q
4、CLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚 输入时 -分 读引脚 或 读锁存器读引脚： 由传送指令 (MOV)实现；下 面一个缓冲器用于读端口 引脚 数据，当执行一条由端口输入的指令时，读脉冲把该三态缓冲器打开，这样端口引脚上的数据经过缓冲器读入到内部总线。D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚 输入时 -分 读引脚 或 读锁存器读锁存器： 有些指令 如： A
5、NL P0， A称为 “ 读 -改 -写” 指令，需要读锁存器。上 面 一个缓冲器用于读端口 锁存器 数据。*原因： 如果此时该端口的负载恰是一个晶体管 基极 ，且原端口输出值为 1，那么导通了的 PN结会把端口引脚高电平拉低；若此时直接读端口引脚信号，将会把原输出的 “ 1” 电平误读为“ 0” 电平。现采用读输出锁存器代替读引脚，图中，上面的三态缓冲器就为读锁存器 Q端信号而设，读输出锁存器可避免上述可能发生的错误。 *D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚n P0口必须接上拉电阻；n 在读信号之前数据之前，先要向相应的
6、锁存器做写 1操作的 I/O口称为准双向口；n 三态输入缓冲器的作用：n （ ANL P0， A）D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚准 双向口：从图中可以看出，在读入端口数据时，由于输出驱动 FET并接在引脚上，如果 T2导通，就会将输入的高电平拉成低电平，产生误读。所以在端口进行输入操作前，应先向端口锁存器 写 “ 1” ， 使 T2截止，引脚处于悬浮状态 ，变为高阻抗输入。这就是所谓的 准 双向口。 2、 P0作为 地址 /数据总线在系统扩展时， P0端口作为 地址 /数据总线 使用时，分为： P0引脚 输出地址 /
7、数据 信息。 D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚CPU发出控制电平 “ 1” ，打开 “ 与 ” 门，又使多路开关 MUX把 CPU的 地址 /数据总线 与 T2栅极反相接通，输出地址或数据。由图上可以看出，上下两个 FET处于反相，构成了推拉式的输出电路，其负载能力大大增强。D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚2、 P0作为 地址 /数据总线 P0引脚 输出地址 /输入数据输入信号是从引脚通过输入缓冲器进入 内部总线 。此时， CPU自动使 MUX
8、向下，并向 P0口写 “ 1” ， “ 读引脚 ” 控制信号有效，下面的缓冲器打开，外部数据读入内部总线。2、 P0作为 地址 /数据总线 -真正的双向口D QCLK Q MUXP0.n读 锁存器内部总线写 锁存器读 引脚地址 /数据控制VCCT1T2P0口引脚二、 P2的内部结构1.P2口作为 普通 I/O口D QCLK Q MUXP2.n读锁存器内部总线写锁存器读引脚地址 控制 VCCRTP2口引脚CPU发出控制电平 “ 0” ，使多路开关 MUX倒向锁存器输出 Q端，构成一个准双向口。其功能与 P1相同。2.P2口作为 地址总线在系统扩展片外 程序存储器 扩展数据存储器且容量超过256B
9、 (用 MOVX DPTR指令 )时， CPU发出控制电平 “ 1” ，使多路开关 MUX倒 内部地址线 。此时， P2输出高 8位地址。D QCLK Q MUXP2.n读锁存器内部总线写锁存器读引脚地址 控制 VCCRTP2口引脚4.1.2 P1口、 P3口的内部结构 P1口的一位的结构它由一个 输出锁存器 、 两个三态输入缓冲器 和 输出驱动电路 组成 -准双向口。D QCLK QP1.n读 锁存器内部总线写 锁存器读 引脚VCCRTP1口引脚P3 的内部结构D QCLK QP3.n读 锁存器内部总线写锁存器读 引脚VCCRTP3口引脚第二 输入功能第二 输出功能一、作为通用 I/O口与
10、P1口类似 -准双向口 (W=1)WP3 的内部结构D QCLK QP3.n读 锁存器内部总线写锁存器读 引脚VCCRTP3口引脚第二 输入功能第二 输出功能二、 P3第二功能 (Q=1)此时引脚部分输入 (Q=1、 W=1) ,部分输出 (Q=1、 W输出 ) 。WP3第二功能各引脚功能定义：P3.0： RXD串行 口输入P3.1： TXD串行 口输出P3.2： INT0外部中断 0输入P3.3： INT1外部中断 1输入P3.4： T0定时器 0外部输入P3.5： T1定时器 1外部输入P3.6： WR外部写 控制P3.7： RD外部读 控制n 综上所述：当 P0作为 I/O口使用时，特别
11、是作为输出时，输出级属于开漏电路，必须外接上拉电阻才会有高电平输出；如果作为输入，必须先向相应的锁存器写 “1”，才不会影响输入电平。n 当 CPU内部控制信号为 “1”时， P0口作为地址/数据总线使用，这时， P0口就无法再作为I/O口使用了。n P1、 P2 和 P3 口为准双向口 , 在内部差别不大 , 但使用功能有所不同。 n P1口是用户专用 8 位准双向 I/O口 , 具有通用输入 /输出功能 , 每一位都能独立地设定为输入或输出。当有输出方式变为输入方式时 , 该位的锁存器必须写入 “1”, 然后才能进入输入操作。 n P2口是 8 位准双向 I/O口。外接 I/O设备时 , 可作为扩展系统的地址总线 , 输出高 8位地址 , 与 P0 口一起组成 16 位地址总线。 对于 8031 而言 , P2 口一般只作为地址总线使用 , 而不作为 I/O线直接与外部设备相连。
