1、2009 年计算机统考 计算机组成原理部分11冯 诺依曼计算机中指令和数据均以二进制形式存放在存储器中，CPU 区分它们的依据是 。A指令操作码的译码结果 B指令和数据的寻址方式C指令周期的不同阶段 D指令和数据所在的存储单元12一个 C 语言程序在一台 32 位机器上运行。程序中定义了三个变量 x、y 和 z，其中 x 和 z 为 int 型，y 为 short 型。当 x=127，y=-9 时，执行赋值语句 z=x+y 后，x、y 和z 的值分别是 。Ax=0000007FH ，y=FFF9H ，z=00000076HBx=0000007FH ，y=FFF9H ，z=FFFF0076HCx
2、=0000007FH，y=FFF7H，z=FFFF0076HDx=0000007FH，y=FFF7H，z=00000076H13浮点数加、减运算过程一般包括对阶、尾数运算、规格化、舍入和判溢出等步骤。设浮点数的阶码和尾数均采用补码表示，且位数分别为 5 位和 7 位（均含 2 位符号位）。若有两个数 X=2729/32，Y=255/8，则用浮点加法计算 X+Y 的最终结果是。A00111 1100010 B00111 0100010C01000 0010001 D发生溢出14某计算机的 Cache 共有 16 块，采用 2 路组相联映射方式（即每组 2 块）。每个主存块大小为 32B，按字节编
3、址。主存 129 号单元所在主存块应装入到的 Cache 组号是 。A0 B1 C4 D615某计算机主存容量为 64KB，其中 ROM 区为 4KB，其余为 RAM 区，按字节编址。现要用 2K8 位的 ROM 芯片和 4K4 位的 RAM 芯片来设计该存储器，则需要上述规格的ROM 芯片数和 RAM 芯片数分别是。A1、 15 B2、15 C1 、30 D2 、3016某机器字长为 16 位，主存按字节编址，转移指令采用相对寻址，由两个字节组成，第一字节为操作码字段，第二字节为相对位移量字段。假定取指令时，每取一个字节PC 自动加 1。若某转移指令所在主存地址为 2000H，相对位移量字段
4、的内容为 06H，则该转移指令成功转移后的目标地址是 。A2006H B2007H C2008H D2009H17下列关于 RISC 的叙述中，错误的是。ARISC 普遍采用微程序控制器BRISC 大多数指令在一个时钟周期内完成CRISC 的内部通用寄存器数量相对 CISC 多DRISC 的指令数、寻址方式和指令格式种类相对 CISC 少18某计算机的指令流水线由四个功能段组成，指令流经各功能段的时间（忽略各功能段之间的缓存时间）分别为 90ns、80ns、70ns 、和 60ns，则该计算机的 CPU 时钟周期至少是 。A90ns B80ns C70ns D60ns19相对于微程序控制器，硬
5、布线控制器的特点是。A指令执行速度慢，指令功能的修改和扩展容易B指令执行速度慢，指令功能的修改和扩展难C指令执行速度快，指令功能的修改和扩展容易D指令执行速度快，指令功能的修改和扩展难20假设某系统总线在一个总线周期中并行传输 4B 信息，一个总线周期占用 2 个时钟周期，总线时钟频率为 10MHz，则总线带宽是 。A10MB/s B20MB/s C 40MB/s D80MB/s21假设某计算机的存储系统由 Cache 和主存组成，某程序执行过程中访存 1000 次，其中访问 Cache 缺失（未命中） 50 次，则 Cache 的命中率是 。A5% B9.5% C50% D95%22下列选项
6、中，能引起外部中断的事件是。A键盘输入 B除数为 0C浮点运算下溢 D访存缺页43（8 分）某计算机的 CPU 主频为 500MHz，CPI 为 5（即执行每条指令平均需 5个时钟周期）。假定某外设的数据传输率为 0.5MB/s，采用中断方式与主机进行数据传送，以 32 位为传输单位，对应的中断服务程序包含 18 条指令，中断服务的其他开销相当于 2条指令的执行时间。请回答下列问题，要求给出计算过程。（1）在中断方式下，CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少？（2）当该外设的数据传输率达到 5MB/s 时，改用 DMA 方式传送数据。假定每次DMA 传送块大小为
7、5000B，且 DMA 预处理和后处理的总开销为 500 个时钟周期，则CPU 用于该外设 I/O 的时间占整个 CPU 时间的百分比是多少？（假设 DMA 与 CPU 之间没有访存冲突）44. 某计算机字长 16 位，采用 16 位定长指令字结构，部分数据通路结构如图 17 所示。图 17 中所有控制信号为 1 时表示有效、为 0 时表示无效，例如控制信号 MDRinE 为 1 表示允许数据从 DB 打入 MDR，MDRin 为 1 表示允许数据从总线打入 MDR。假设MAR 的输出一直处于使能状态。加法指令“ADD(R1), R0”的功能为(R0) + (R1) -(R1)，即将 R0 中
8、的数据与 R1 的内容所指主存单元的数据相加，并将结果送入 R1 的内容所指主存单元中保存。表 1 给出了上述指令取指和译码阶段每个节拍（时钟周期）的功能和有效控制信号，请按表 1 描述方式用表格列出指令执行阶段每个节拍的功能和有效控制信号。表 1存储器 （ M ）M e m R M e m W D a t a A d d rC BD BA BM A RM D RM A R i nM D R o u t EM D R o u tM D R i n eM D R i nR 0R 0 o u tR 0 i nR 1R 1 o u tR 1 i nAA L UA CA i nA d dA C i n
9、A C o u tP CP C o u tP C + 1P C i nI RI R i n至 指 令 译 码 部 件控 制 信 号 图 例X o u t 三 态 门 及 其 控 制 信 号X i n 寄 存 器 输 入 控 制 信 号时钟 功能 有效控制信号C1 MAR - - B- - C- - D- - 22假定一台计算机的显示存储器用 DRAM 芯片实现，若要求显示分辨率为 16001200，颜色深度为 24 位，帧频为 85Hz，显存总带宽的 50%用来刷新屏幕，则需要的显存总带宽至少约为 。A245Mbit/s B979Mbit/s C1 958Mbit/s D7 834Mbit/s
10、二、综合应用题43（11 分）某计算机字长为 16 位，主存地址空间大小为 128KB，按字编址。采用单字长指令格式，指令各字段定义如图 B-4 所示。转移指令采用相对寻址方式，相对偏移量用补码表示，寻址方式定义见表 B-1。（1）该指令系统最多可有多少条指令？该计算机最多有多少个通用寄存器？存储器地址寄存器（MAR）和存储器数据寄存器（ MDR）至少各需要多少位？ （2）转移指令的目标地址范围是多少？ （3）若操作码 0010B 表示加法操作（助记符为 add），寄存器R4 和 R5 的编号分别为 100B 和 101B，R4 的内容为 1234H，R5 的内容为 5678H，地址1234H
11、 中的内容为 5678H，地址 5678H 中的内容为 1234H，则汇编语言为“add(R4), (R5)+”（逗号前为源操作数，逗号后为目的操作数）对应的机器码是什么（用十六进制表示）？该指令执行后，哪些寄存器和存储单元中的内容会改变？改变后的内容是什么？44（12 分）某计算机的主存地址空间大小为 256MB，按字节编址。指令 Cache 和数据 Cache 分离，均有 8 个 Cache 行，每个 Cache 行大小为 64B，数据 Cache 采用直接映射方式。现有两个功能相同的程序 A 和 B，其伪代码如下：假定 int 类型数据用 32 位补码表示，程序编译时 i、j、sum 均
12、分配在寄存器中，数组a 按行优先方式存放，其首地址为 320（十进制数）。请回答下列问题，要求说明理由或给出计算过程。 （1）若不考虑用于 Cache 一致性维护和替换算法的控制位，则数据Cache 的总容量为多少？ （ 2）数组元素 a031和 a11各自所在的主存块对应的Cache 行号分别是多少（ Cache 行号从 0 开始）？（3）程序 A 和 B 的数据访问命中率各是多少？哪个程序的执行时间更短？2010 年计算机统考 计算机组成原理部分解析12D 。考查计算机的性能指标。CPU 的时钟频率，也就是 CPU 主频率，一般说来，一个时钟周期内完成的指令数是固定的，所以主频越高，CPU
13、 的速度也就越快，程序的执行时间就越短。数据在功能部件之间传送的路径称为数据通路，数据通路的功能是实现 CPU 内部的运算器和寄存器以及寄存器之间的数据交换。优化数据通路结构，可以有效提高计算机系统的吞吐量，从而加快程序的执行。计算机程序需要先转化成机器指令序列才能最终得到执行，通过对程序进行编译优化可以得到更优的指令序列，从而使得程序的执行时间也越短。13B 。考查定点数的运算。用补码表示时 8 位寄存器所能表示的整数范围为-128+127 。由于 r1=-2，r2=-14， r3=-112， r4=-8，则 r2r3=1568，结果溢出。14B 。考查不同精度的数在计算机中的表示方法及其相
14、互转换。由于（int）f=1 ，小数点后面 4 位丢失，故错。的计算过程是先将 f 转化为双精度浮点数据格式，然后进行加法运算，故（d+f）-d 得到的结果为双精度浮点数据格式，而 f为单精度浮点数据格式，故错。15D 。考查存储器的组成和设计。 用 2K4 位的芯片组成一个 8K8 位存储器，每行中所需芯片数为 2，每列中所需芯片数为 4，各行芯片的地址分配如下。第一行（2 个芯片并联）：0000H 07FFH。 第二行（2 个芯片并联）：0800H 0FFFH。 第三行（ 2 个芯片并联）：1000H17FFH。 第四行（2 个芯片并联）：1800H 1FFFH。于是地址 0B1FH 所在
15、芯片的最小地址即为 0800H。 16A。考查半导体随机存取存储器。一般 Cache 采用高速的 SRAM 制作，比 ROM 速度快很多，因此是错误的，排除法即可选 A。RAM 需要刷新，而 ROM 不需要刷新。17D 。考查 TLB、Cache 及 Page 之间的关系。 TLB 即为快表，快表只是慢表（Page）的小小副本，因此 TLB 命中，必然 Page 也命中，而当 Page 命中，TLB 则未必命中，故 D 不可能发生；而 Cache 的命中与否与 TLB、 Page 的命中与否并无必然联系。18B 。考查 CPU 内部寄存器的特性。汇编程序员可以通过指定待执行指令的地址来设置 P
16、C 的值，而 IR、MAR、MDR 是CPU 的内部工作寄存器，对程序员不可见。19A 。考查指令流水线的基本概念。有三种相关可能引起指令流水线阻塞：结构相关，又称资源相关；数据相关；控制相关，主要由转移指令引起。数据旁路技术，其主要思想是不必待某条指令的执行结果送回到寄存器，再从寄存器中取出该结果，作为下一条指令的源操作数，而是直接将执行结果送到其他指令所需要的地方，这样可以使流水线不发生停顿。20D 。考查典型的总线标准。目前典型的总线标准有：ISA、EISA、VESA 、PCI 、PCI-Express、AGP 、USB 、RS-232C 等。21A 。考查中断处理过程。单级中断系统中，
17、不允许中断嵌套。中断的处理过程为：关中断；保存断点；识别中断源； 保存现场； 中断事件处理（开中断、执行中断服务程序、关中断）；恢复现场； 开中断；中断返回。其中， 由硬件完成，由中断服务程序完成。22D 。考查显示器的相关概念。刷新所需带宽=分辨率 色深帧频=1600120024bit85Hz=3916.8Mbit/s，显存总带宽的 50%用来刷屏，于是需要的显存总带宽为3916.8Mbit/s/0.5=7833.6Mbit/s7834Mbit/s。43.（1）操作码占 4 位，则该指令系统最多可有 24=16 条指令；操作数占 6 位，寻址方式占 3 位，于是寄存器编号占 3 位，则该机最
18、多有 23=8 个通用寄存器；主存容量为128KB，按字编址，计算机字长为 16 位，划分为 128KB/2B=216 个存储单元，故 MDR和 MAR 至少各需 16 位。（2）PC 和 Rn 可表示的地址范围均为 0216-1，而主存地址空间为 216，故转移指令的目标地址范围为 0000HFFFFH （0216-1）。 （3）汇编语句“add (R4), (R5)+”，对应的机器码为 0010 0011 0001 0101B=2315H。 该指令执行后，寄存器 R5 和存储单元5678H 的内容会改变。执行后， R5 的内容从 5678H 变成 5679H。存储单元 5678H 中的内容
19、变成该加法指令计算的结果 5678H+1234H=68ACH。一、单项选择题12下列选项中，描述浮点数操作速度指标的是 AMIPS BCPI CIPC DMFLOPS13float 型数据通常用 IEEE 754 单精度浮点数格式表示。若编译器将 float 型变量 x分配到一个 32 位浮点寄存器 FR1 中，且 x=-8.25，则 FR1 的内容是 。AC104 0000H BC242 0000H CC184 0000H D C1C2 0000H 14下列各类存储器中，不采用随机存取方式的是。 AEPROM BCDROM CDRAM DSRAM15某计算机存储器按字节编址，主存地址空间大小
20、为 64MB，现用 4MB8 位的RAM 芯片组成 32MB 的主存储器，则存储器地址寄存器 MAR 的位数至少是 。A22 位 B23 位 C25 位 D26 位 16偏移寻址通过将某个寄存器内容与一个形式地址相加而生成有效地址。下列寻址方式中，不属于偏移寻址方式的是 。 A间接寻址 B基址寻址 C相对寻址 D变址寻址17某机器有一个标志寄存器，其中有进位/ 借位标志 CF、零标志 ZF、符号标志 SF和溢出标志 OF，条件转移指令 bgt（无符号整数比较大于时转移）的转移条件是 。ACF?OF?1 BSF?ZF?1 CCF?ZF?1 DCF?SF?1 18下列给出的指令系统特点中，有利于实
21、现指令流水线的是。 指令格式规整且长度一致 指令和数据按边界对齐存放 只有 Load/Store 指令才能对操作数进行存储访问 A仅、 B仅、 C仅、 D、19假定不采用 Cache 和指令预取技术，且机器处于“开中断” 状态，则在下列有关指令执行的叙述中，错误的是 。 A每个指令周期中 CPU 都至少访问内存一次B每个指令周期一定大于或等于一个 CPU 时钟周期C空操作指令的指令周期中任何寄存器的内容都不会被改变 D当前程序在每条指令执行结束时都可能被外部中断打断 20在系统总线的数据线上，不可能传输的是 。 A 指令 B操作数 C握手（应答）信号 D中断类型号21某计算机有五级中断 L4L
22、0，中断屏蔽字为 M4M3M2M1M0，Mi=1 （0i4）表示对 Li 级中断进行屏蔽。若中断响应优先级从高到低的顺序是 L4L0L2L1L3，则L1 的中断处理程序中设置的中断屏蔽字是 。A11110 B01101 C00011 D0101022某计算机处理器主频为 50MHz，采用定时查询方式控制设备 A 的 I/O，查询程序运行一次所用的时钟周期数至少为 500。在设备 A 工作期间，为保证数据不丢失，每秒需对其查询至少 200 次，则 CPU 用于设备 A 的 I/O 的时间占整个 CPU 时间的百分比至少是 。A0.02% B0.05% C0.20% D0.50%二、综合应用题43
23、（11 分）假定在一个 8 位字长的计算机中运行如下 C 程序段： unsigned int x=134; unsigned int y=246; int m=x; int n=y;unsigned int z1=x-y; unsigned int z2=x+y; int k1=m-n; int k2=m+n;若编译器编译时将 8 个 8 位寄存器 R1R8 分别分配给变量x、y、m 、n、 z1、z2、k1 和 k2。请回答下列问题。（提示：带符号整数用补码表示。） （1）执行上述程序段后，寄存器 R1、R5 和 R6 的内容分别是什么（用十六进制表示）？ （2）执行上述程序段后，变量 m
24、和 k1 的值分别是多少（用十进制表示）？（3）上述程序段涉及带符号整数加/减、无符号整数加/ 减运算，这四种运算能否利用同一个加法器辅助电路实现？简述理由。（4）计算机内部如何判断带符号整数加/减运算的结果是否发生溢出？上述程序段中，哪些带符号整数运算语句的执行结果会发生溢出？44（12 分）某计算机存储器按字节编址，虚拟（逻辑）地址空间大小为 16MB，主存（物理）地址空间大小为 1MB，页面大小为 4KB；Cache 采用直接映射方式，共 8 行；主存与 Cache 之间交换的块大小为 32B。系统运行到某一时刻时，页表的部分内容和Cache 的部分内容分别如题 44-a 图、题 44-
25、b 图所示，图中页框号及标记字段的内容为十六进制形式。（1）虚拟地址共有几位，哪几位表示虚页号？物理地址共有几位，哪几位表示页框号（物理页号）？ （2）使用物理地址访问 Cache 时，物理地址应划分成哪几个字段？要求说明每个字段的位数及在物理地址中的位置。（3）虚拟地址 001C60H 所在的页面是否在主存中？若在主存中，则该虚拟地址对应的物理地址是什么？访问该地址时是否 Cache 命中？要求说明理由。（4）假定为该机配置一个 4 路组相联的 TLB 共可存放 8 个页表项，若其当前内容（十六进制）如题 44-c 图所示，则此时虚拟地址 024BACH 所在的页面是否存在主存中？要求说明理
26、由。一、单项选择题12D 。 考查计算机的性能指标。MFLOPS 指每秒百万条浮点数运算。13A 。考查浮点数的表示。x 的二进制表示为-1000.01 -1.000 01211，根据 IEEE 754，标准隐藏最高位的“1”，又 E-127=3，所以 E=130=1000 0010B，还因数据存储顺序为 1 位数符+8 位阶码（含阶符）+23 位尾数。故，FR1 内容为 1 10000 0010 0000 10000 0000 0000 0000 000即，1100 0001 0000 0100 0000 0000 0000 0000=C104000H。14B 。考查随机存取存储器。随机存取
27、方式是指存储器的任何一个存储单元的内容都可以存取，而且存取时间与存储单元的物理位置无关。选项 A、C、D 均采用随机存取方式，CD-ROM 即光盘，采用串行存取方式。15D 。考查存储器的编制。按字节编址，64MB 的主存地址空间，MAR 的寻址范围是 64M，故而是 26 位，而实际的主存的空间不能代表 MAR 的位数。16A 。考查寻址方式。间接寻址不需要寄存器，EA=(A)。基址寻址：EA=A+基址寄存器内同；相对寻址：EAA+PC 内容；变址寻址： EAA+变址寄存器内容。17C 。考查条件转移指令。无符号整数比较 AB 的情况，bgt 指令会将两个无符号数进行比较，也就是将 A 和
28、B相减。A-B 无进位/借位，也不为 0（为 0 时表示两数相同），故而 CF 和 ZF 均为 0。18D 。考查指令流水线的优化。指令定长、对齐、仅 Load/Store 指令访存，以上 3 个都是 RISC 的特征，使取指令、取操作数操作简化且时间长度固定，能够有效地简化流水线的复杂度。19C 。考查指令周期。A 由于没有采用指令预取技术，故而取指令要访存；B 时钟周期对指令是不可分割的；C 空指令能够使 PC 寄存器自动加 1，故而不正确；D 在指令执行结束时刻， CPU 查询是否有中断请求，故而可能被中断。20C 。考查总线的特点。数据线可能传输指令，当取指令时，指令便是在数据线上传输
29、的；操作数显然在数据线上传输。中断类型号是用以指出中断向量地址的，CPU 响应中断请求后，将中断应答信号（INTR ）发回到数据总线上， CPU 从数据总线上读取中断类型号后，就可以通过这个中断类型号在中断向量表上找到该设备的中断服务程序入口地址，转入中断服务程序，而握手（应答）信号应该在通信总线上传输。21D 。考查中断屏蔽字。高优先级置 0 表示可被中断，比该中断优先级低（相等）的置 1 表示不可被中断，只能屏蔽 L3 和其自身。22C 。考查程序查询方式。每秒 200 次查询，每次 500 个时钟周期，则每秒最少占用 20050010 0000 个时钟周期，占 CPU 时间比为 10 0
30、00050M=0.20%。二、综合应用题43解答：（1）134=128+6=1000 0110B，所以 x 的机器数为 1000 0110B，故 R1 的内容为86H。 246=255-9=1111 0110B，所以 y 的机器数为 1111 0110B。x-y ：1000 0110+0000 1010=(0)1001 0000，括弧中为加法器的进位，故 R5 的内容为 90H。x+y：1000 0110+1111 0110=(1)0111 1100，括弧中为加法器的进位，故 R6 的内容为 7CH。（2）m 的机器数与 x 的机器数相同，皆为 86H=1000 0110B，解释为带符号整数m
31、（用补码表示）时，其值为 -111 1010B=-122。m-n 的机器数与 x-y 的机器数相同，皆为 90H=1001 0000B，解释为带符号整数k1（用补码表示）时，其值为-111 0000B=-112。（3）能。n 位加法器实现的是模 2n 无符号整数加法运算。对于无符号整数 a 和b，a+b 可以直接用加法器实现，而 a-b 可用 a 加 b 的补数实现，即 a-b=a+-b补（mod 2n），所以 n 位无符号整数加/ 减运算都可在 n 位加法器中实现。由于带符号整数用补码表示，补码加/减运算公式为：a+b 补=a补+b补（mod 2n），a-b补=a 补+-b 补（mod 2n
32、），所以 n 位带符号整数加 /减运算都可在 n 位加法器中实现。（4）带符号整数加/ 减运算的溢出判断规则为：若加法器的两个输入端（加法）的符号相同，且不同于输出端（和）的符号，则结果溢出，或加法器完成加法操作时，若次高位的进位和最高位的进位不同，则结果溢出。最后一条语句执行时会发生溢出。因为 1000 0110+1111 0110=(1)0111 1100，括弧中为加法器的进位，根据上述溢出判断规则，可知结果溢出。44解答：（1）虚拟地址为 24 位，其中高 12 位为虚页号。物理地址为 20 位，其中高 8 位为物理页号。（2）20 位物理地址中，最低 5 位为块内地址，中间 3 位为
33、Cache 行号，高 12 位为标志。（3）在主存中。虚拟地址 001C60H=0000 0000 0001 1100 0110 0000B，故虚页号为 0000 0000 0001B，查看 0000 0000 0001B=001H 处的页表项，由于对应的有效位为1，故虚拟地址 001C60H 所在的页面在主存中。页表 001H 处的页框号（物理页号）为 04H=0000 0100B，与页内偏移 1100 0110 0000B 拼接成物理地址：0000 0100 1100 0110 0000B=04C60H。对于物理地址 0000 0100 1100 0110 0000B，所在主存块只能映射到
34、 Cache 的第 3行（即第 011B 行）；由于该行的有效位=1，标记（值为 105H）04CH（物理地址高 12位），故访问该地址时 Cache 不命中。（4）虚拟地址 024BACH=0000 0010 0100 1011 1010 1100B，故虚页号为 0000 0010 0100B；由于 TLB 只有 8/4=2 个组，故虚页号中高 11 位为 TLB 标记，最低 1 位为TLB 组号，它们的值分别为 0000 0010 010B（即 012H）和 0B，因此，该虚拟地址所对应物理页面只可能映射到 TLB 的第 0 组。由于组 0 中存在有效位=1、标记=012H 的项，所以访问
35、 TLB 命中，即虚拟地址024BACH 所在的页面在主存中。2012 年计算机统考 计算机组成原理部分一、单项选择题12假定基准程序 A 在某计算机上的运行时间为 100 秒，其中 90 秒为 CPU 时间，其余为 I/O 时间。若 CPU 速度提高 50%，I/O 速度不变，则运行基准程序 A 所耗费的时间是 。A55 秒 B60 秒 C65 秒 D70 秒13假定编译器规定 int 和 short 型长度分别为 32 位和 16 位，执行下列 C 语言语句：unsigned short x=65530;unsigned int y=x;得到 y 的机器数为 。A0000 7FFAH B0
36、000 FFFAH CFFFF 7FFAH DFFFF FFFAH14float 类型（即 IEEE754 单精度浮点数格式）能表示的最大正整数是。A2126-2103 B2127-2104 C2127-2103 D2128-210415某计算机存储器按字节编址，采用小端方式存放数据。假定编译器规定 int 型和short 型长度分别为 32 位和 16 位，并且数据按边界对齐存储。某 C 语言程序段如下：structint a;char b;short c; record;record.a=273;若 record 变量的首地址为 0xC008，则地址 0xC008 中内容及 record.
37、c 的地址分别为 。A. 0x00、0xC00D B. 0x00、0xC00EC. 0x11、0xC00D D. 0x11、 0xC00E16下列关于闪存（Flash Memory）的叙述中，错误的是。A信息可读可写，并且读、写速度一样快B存储元由 MOS 管组成，是一种半导体存储器C掉电后信息不丢失，是一种非易失性存储器D采用随机访问方式，可替代计算机外部存储器17假设某计算机按字编址，Cache 有 4 个行，Cache 和主存之间交换的块大小为 1个字。若 Cache 的内容初始为空，采用 2 路组相联映射方式和 LRU 替换策略。访问的主存地址依次为 0,4,8,2,0,6,8,6,4
38、,8 时，命中 Cache 的次数是 。A. 1 B. 2 C. 3 D. 418某计算机的控制器采用微程序控制方式，微指令中的操作控制字段采用字段直接编码法，共有 33 个微命令，构成 5 个互斥类，分别包含 7、3、12、5 和 6 个微命令，则操作控制字段至少有 。A. 5 位 B. 6 位 C. 15 位 D. 33 位19某同步总线的时钟频率为 100MHz，宽度为 32 位，地址/数据线复用，每传输一个地址或数据占用一个时钟周期。若该总线支持突发（猝发）传输方式，则一次“主存写”总线事务传输 128 位数据所需要的时间至少是 。A. 20ns B. 40ns C. 50ns D.8
39、0ns20下列关于 USB 总线特性的描述中，错误的是A. 可实现外设的即插即用和热拔插B. 可通过级联方式连接多台外设C. 是一种通信总线，连接不同外设D. 同时可传输 2 位数据，数据传输率高21下列选项中，在 I/O 总线的数据线上传输的信息包括。I/O 接口中的命令字 I/O 接口中的状态字 中断类型号A仅、 B仅、 C仅、 D、22响应外部中断的过程中，中断隐指令完成的操作，除保护断点外，还包括。 关中断 保存通用寄存器的内容 形成中断服务程序入口地址并送 PCA仅、二、综合应用题 B仅、 C仅、 D、43假定某计算机的 CPU 主频为 80MHz，CPI 为 4，平均每条指令访存
40、1.5 次，主存与 Cache 之间交换的块大小为 16B，Cache 的命中率为 99%，存储器总线宽带为 32 位。请回答下列问题。1）该计算机的 MIPS 数是多少？平均每秒 Cache 缺失的次数是多少？在不考虑 DMA传送的情况下，主存带宽至少达到多少才能满足 CPU 的访存要求？2）假定在 Cache 缺失的情况下访问主存时，存在 0.0005%的缺页率，则 CPU 平均每秒产生多少次缺页异常？若页面大小为 4KB，每次缺页都需要访问磁盘，访问磁盘时DMA 传送采用周期挪用方式，磁盘 I/O 接口的数据缓冲寄存器为 32 位，则磁盘 I/O 接口平均每秒发出的 DMA 请求次数至少
41、是多少？3）CPU 和 DMA 控制器同时要求使用存储器总线时，哪个优先级更高？为什么？4）为了提高性能，主存采用 4 体低位交叉存储模式，工作时每 1/4 个存储周期启动一个体。若每个体的存储周期为 50ns，则该主存能提供的最大带宽是多少？44某 16 位计算机中，带符号整数用补码表示，数据 Cache 和指令 Cache 分离。题44 表给出了指令系统中部分指令格式，其中 Rs 和 Rd 表示寄存器， mem 表示存储单元地址，（x）表示寄存器 x 或存储单元 x 的内容。该计算机采用 5 段流水方式执行指令，各流水段分别是取指（IF）、译码/ 读寄存器（ID）、执行/计算有效地址（ E
42、X）、访问存储器（M ）和结果写回寄存器（ WB），流水线采用“ 按序发射，按序完成 ”方式，没有采用转发技术处理数据相关，并且同一个寄存器的读和写操作不能在同一个时钟周期内进行。请回答下列问题：1）若 int 型变量 x 的值为-513，存放在寄存器 R1 中，则执行指令“SHL R1”后，R1的内容是多少？（用十六进制表示）2）若某个时间段中，有连续的 4 条指令进入流水线，在其执行过程中没有发生任何阻塞，则执行这 4 条指令所需的时钟周期数为多少？3）若高级语言程序中某赋值语句为 x=a+b，x、a 和 b 均为 int 型变量，它们的存储单元地址分别表示为x、a 和b。该语句对应的指令
43、序列及其在指令流水线中的执行过程如下图所示。一、单项选择题12D 。考查计算机性能指标的计算。程序 A 的运行时间为 100 秒，除去 CPU 运行时间 90 秒，剩余 10 秒为 I/O 时间。CPU 提速后运行基准程序 A 所耗费的时间是 T=90/1.5+10=70 秒。【误区】 CPU 速度提高 50%，则 CPU 运行时间减少一半。错误！13B 。考查 C 语言中的类型转换。将一个 16 位 unsigned short 转换成一个 32 位的 unsigned int，新表示形式的所有附加位都用 0 进行填充。X 的 16 进制表示为 FFFA，所以 y 的十六进制表示为 0000
44、 FFFA。14D 。考查 IEEE754 浮点数的性质。 IEEE 754 标准的单精度浮点数，是尾数采用隐藏位策略的原码表示，且阶码用移码表示的浮点数。规格化的短浮点数的真值为：(-1)S1.f2E-127，S 为符号位， E 的取值为 1254（8 位表示），f 为 23 位；故 float 类型能表示的最大整数是 1.11112254-127=2127(2-2-23)= 2128-2104。15D 。考查字符串的存储方式。计算机存储器按字节编址，采用小端方式存放数据，即以数据的最低有效字节地址表示数据地址。在存储器中，数据结构按边界对齐方式顺序存储，因此 int 型数据的地址必须是 4
45、 的倍数， short 型数据地址必须是 2 的倍数。所以 record.c 的地址不可能为0xC00D。而 273统考命题思路分析，这里限于篇幅，不详细讲述。16A 。考查闪存（Flash Memory）的性质。闪存是 EEPROM 的进一步发展，可读可写，用 MOS 管的浮栅上有无电荷来存储信息，它依然是 ROM 的一种，故写速度比读速度要慢不少（硬件常识）。闪存是一种非易失性存储器，它采用随机访问方式。现在常见的 SSD 固态硬盘，即由 Flash 芯片组成。17C 。考查组相联映射的 Cache 置换过程。地址映射采用 2 路组相联，则主存地址为 01、45、89 可映射到第 0 组
46、Cache 中，主存地址为 23、67 可映射到第 1 组 Cache 中。Cache 置换过程如下表所示。*18C 。考查微指令的编码方式。操作控制字段采用字段直接编码法，将微命令字段分成若干个小字段，互斥类微命令可组合在同一字段。根据微命令字段分段的原则：互斥性微命令分在同一段内，相容性微命令分在不同段内；一般每个小段要留出一个状态，表示本字段不发出任何微命令。5 个互斥类分别需要 3、2 、4 、3、3 共 15 位。19C 。考查总线传输性能的计算。总线频率为 100MHz，则时钟周期为 10ns。总线宽度与存储字长都是 32 位，故每次传送一个 32 位存储字。猝发式发送可以连续传送
47、地址连续的数据。故总的传送时间为：传送地址 10ns，传送 128 位数据 40ns，共需 50ns。20D 。考查 USB 总线的特性（常识）。USB 总线（通用串行总线）的特点有： 即插即用； 热插拨； 有很强的连接能力，采用菊花链形式将所有外设连接起来，且不损失带宽；有很好的可扩充性，一个USB 控制器可扩充高达 127 个外部周边 USB 设备；高速传输，速度可达 480Mbps。所以 A、 B、C 都符合 USB 总线的特点。对于选项 D，USB 是串行总线，不能同时传输两位数据。21D 。考查 I/O 总线的特点。I/O 接口与 CPU 之间的 I/O 总线有数据线、命令线和地址线
48、。命令线和地址线都是单向传输的，从 CPU 传送给 I/O 接口，而 I/O 接口中的命令字、状态字以及中断类型号均是由 I/O 接口发往 CPU 的，故只能通过 I/O 总线的数据线传输。22B 。考查中断隐指令。在响应外部中断的过程中，中断隐指令完成的操作包括：关中断；保护断点；引出中断服务程序（形成中断服务程序入口地址并送 PC），所以只有、正确。中的保存通用寄存器的内容是在进入中断服务程序后首先进行的操作。二、综合应用题 43解答：（1）平均每秒 CPU 执行的指令数为：80M/4=20M ，故 MIPS 数为 20；（1 分） 平均每条指令访存 1.5 次，故平均每秒 Cache 缺失的次数=20M1.5(1-99%)=300k；（1 分）当 Cache 缺失时， CPU 访问主存，主存与 Cache 之间以块为传送单位，此时，主存带宽为 16B300k/s =4.8MB/s。在不考虑 DMA 传输的情况下，主存带宽至少达到4.8MB/s 才能满足 CPU 的访存要求。（2 分）（2）题中假定在 Cache 缺失的情况下访问主存，平均每秒产生缺页
