1、 EDA 技术与应用的二选一选择器学院名称： 东方学院 专 业： 电子信息工程 班 级： 学 号： 姓 名： 指导教师姓名： 指导教师职称： 2007 年 4 月 24 日JIANGSU TEACHERS UNIVERSITY OF TECHNOLOGY 本 科 课 程 设 计 （ 论 文 ）江苏技术师范学院毕业设计说明书（论文）1二选一选择器一.设计目的1.学习 VHDL 编程；2.进一步熟悉实验箱电路；二.设计指标及功能要求设计指标：（1） 对所设计的小系统功能正确分析；（2） 基于 VHDL 语言描述系统的功能；（3） 在 QUARTUS环境中编译通过；（4） 仿真通过，并得到正确的波形
2、；（5） 给出相应设计报告；功能要求：1.用 VHDL 语言设计可控加减计数器；2.至少两层电路，底层有三种元件；3.使得其执行可控加，减记数；三.实验步骤1.建立 Light 目录，用于存放本实验所建立的文本2.点击“File New”,在出现的对话框中，选择“VHDL File”进入文本编辑器。3.输入 VHDL 语言源文件。4.点“Save as” ，保存该源文件。5.进行编译，点“start compilation”,若语句有错会有提示，修改后重新编译直到无错误。江苏技术师范学院毕业设计说明书（论文）26.点“File New”,选择“Vector Waveform File”,建立仿
3、真输入文件.7.点“End time”,输入终止时间（表示波形长度）.点“light”将所有信号选中或部分选中。点“start simulation”.运行波形，直至正确。四、电路工作原理首先，用异或门控制输入端，加一个脉冲信号。在其后方分别加上加法计数器和减法计数器：来一个脉冲，当异或门输出为0 时，减法计数器开始工作，当输出为 1 时，加法计数器工作。这样，利用给异或门加不同的信号来控制加减计数器。五.各子模块设计与调试过程library ieee;use ieee.std_logic_1164.all;entity ora isport(a:in std_logic;b:out std_
4、logic);end entity;architecture one of ora isbeginb0);end if;end if;end if;qa1,b=b1,c=k);u2:ora port map(a=k,b=j);u3:cnt10a port map(EN=k,CP=CP1,Q=cq1);u4:cnt10b port map(EN=j,CP=CP1,q=cq2);江苏技术师范学院毕业设计说明书（论文）7end architecture wowo;六、波形调试：七、感想：通过对 EDA 程序的使用，我发现该程序的实用性！其次，对数字电路的知识也不能遗忘，还要正确使用 VHDL语言，通过调试能正确的改错！并且对调试后的波形进行正确的分析。八、参考文献：1、 用 VHDL 设计电子线路 边计年，北京：清华大学出版社，2000；2、 VHDL 设计表示和综合 李宗伯，北京：机械工业出版社，2000；江苏技术师范学院毕业设计说明书（论文）83、 EDA 计数实用教程 潘松，黄继业，北京：电子工业出版社，2000；4、 CPLD/FPGA 的开发与应用 徐志军，北京：电子工业出版社，2000。
