1、数字电路与逻辑设计实验报告第 1 页 共 14 页实验二 三态门，OC 门的设计与仿真班级 姓名 学号 指导老师 一、实验目的熟悉 Quartus仿真软件的基本操作，用逻辑图和 VHDL 语言设计三态门和一个 OC 门。二、实验内容1用逻辑图和 VHDL 语言设计三态门，三态门的使能端对低电平有效。2用逻辑图和 VHDL 语言设计一个 OC 门（集电极开路门） 。三、实验原理逻辑图真值表ENA OUT0 0 Hi-Z0 1 Hi-Z1 0 01 1 1EN 和 A 为输入端，EN 端输入为 0 时，通过三态门，输出端由 A 调节，当 EN 输入为 1时，通过三态门，输出为高阻态。.Hi-Z :
2、高阻态，指的是电路的一种输出状态，既不是高电平也不是低电平。若再输入下一级电路，对下级电路无任何影响，和没接一样。实质电路分析时高阻态可作开路理解。四、实验方法采用基于 FPGA 进行数字逻辑电路设计的方法。采用的软件工具是 QuartusII 软件仿真平台，采用的硬件平台是 Altera EPF10K20TI144_4数字电路与逻辑设计实验报告第 2 页 共 14 页的 FPGA 试验箱。五三态门实验步骤：1. 打开 Quartus软件平台，点击 File 中得 New 建立一个 VHD 文件。 ，编写源代码 VHDL设计源代码如下：行为描述：library IEEE;use IEEE.ST
3、D_LOGIC_1164.ALL;entity tri_s isport( enable,datain:in std_logic;dataout:out std_logic);end tri_s;architecture bhv of tri_s isbeginprocess(enable,datain)beginif enable=1 then dataoutCreate/ UpdateCreate Symbole File for Current File,直至创建子模块成功出现下图 3.再 File 中 New 建立一个 VHDL 文件。VHDL 语言设计如下：结构体描述：library
4、 ieee;use ieee.std_logic_1164.all;entity santai isport(en,a:in std_logic;b:out std_logic);end santai;architecture santaimen of santai issignal c:std_logic;component tri_sport(enable,datain:in std_logic;dataout:out std_logic);end component;beginU0:tri_s port map(en,a,c);bCreate/ UpdateCreate Symbole
5、File for Current File,直至创建子模块成功出现下图 13.再 File 中 New 建立一个 VHDL 文件。VHDL 语言设计如下：数字电路与逻辑设计实验报告第 6 页 共 14 页结构体描述：library ieee;use ieee.std_logic_1164.all;entity jidianji isport(a:in std_logic;b:out std_logic);end jidianji;architecture jidianjimen of jidianji issignal c:std_logic;component ocport(datain:i
6、n std_logic;dataout:out std_logic);end component;beginuo:oc port map(a,c);b=c;end jidianjimen;点击“File”中“Save”,保存在工程文件夹里，命名为“ jidianji.vhd”.点击“processing”选择“Analyze current file”,检查语法错误直至出现图 14.点击“processing”中的“start”选择”start analysis &synthesis进行分析综合，直至出现图15 证明编译成功。3. 点击 File 中得 New 建立一个波形文件。点击“Edit
7、”中“insert”的“insert nodes and bus_”,进入界面 1，单击“Node Finder”,进入界面 12，在 “Filter”下拉列表中选择“Pins all”,点击“list” ， “Nodes Found”框格中出现节点，双击节点选中节点，使节点名出现在选中的节点框格“Selected Nodes ”中.点击 “OK”返回界面 1,再点击“OK”完成节点选择。界面 12点击“Edit”中“end time”,出现界面 3，将时间设定为 2.0 us.点击“Edit”中“grid size”,出现界面 4，将周期设定为 100ns.界面 4点击 ，使其节点 a 成为
8、高亮状态，点击左侧栏中的 ，进入界面 15,将开始时间“start time”设为 0，结束时间 “end time”设为 2.0us,周期“period ”设定为 100ns,相位位移“offset ”设为 0，占空比“Duty cycle”设为 50%。点击“确定”输入信号激励。数字电路与逻辑设计实验报告第 7 页 共 14 页点击”View”中的 ”Zoom out”命令缩小波形显示。制作波形如下图所示：点击 File/Save as 以“.vwf”为扩展名存盘文件，命名为“jidianji.vwf”,保存时勾选“Add file to current file”选项。4、波形仿真及验证
9、。保存波形文件后，点击”processing“中”Generate functional simulation netlist”,命令产生功能仿真网表。出现成功后提示如下图 16 后，点击”assignments“中”settings” ，出现界面 6。点击左侧栏中“ simulator Settings”,在”Simulation mode”的下拉列表中选择“Functional”,指定波形激励文件”Silulation input“为本波形文件“jidianji.vwf ”,点击 “OK”完成设定。点击“Processing”中的“Start simulation”,开始功能仿真。若仿真成
10、功，会提示仿真成功图 17，能够从 Simulation Report窗口查看结果。6、实验结果与分析三态门1、 编译过程a）编译过程、调试结果行为体 tri_s.vhd 文件语法检查没有错误，见图 1：数字电路与逻辑设计实验报告第 8 页 共 14 页图 1结构体 tri_s.vhd 进行分析综合没有错误，见图 2：图 2新工程 santai 创建子模块的符号文件成功，见图 3：图 3行为体 santai.vhd 语法检查没有错误，见图 4：数字电路与逻辑设计实验报告第 9 页 共 14 页图 4行为体 santai.vhd 分析综合没有错误，如图 5图 52、 功能仿真a)功能仿真过程及仿
11、真结果波形文件 santai.vwf 产生功能仿真网表成功，见图 6：图 6波形文件 santai.vwf 功能仿真成功，见图 7:图 7b)结果分析及结论制作的波形图如图 8 所示：数字电路与逻辑设计实验报告第 10 页 共 14 页图 8功能仿真结果如图 9 所示：图 9当输入端 en 的输入信号为高电平 1 时，输出端 b 的输出信号与输入端 a 的输入信号一致；当输入端 en 的输入信号为低电平 0 时，输出端 b 输出信号为高电阻态，实现了三态门的使能端对低电平有效。OC 门：1.编译过程a）编译过程、调试结果行为体 oc.vhd 文件语法检查没有错误，见图 11：图 11结构体 o
12、c.vhd 进行分析综合没有错误，见图 12：数字电路与逻辑设计实验报告第 11 页 共 14 页图 12新工程 jidianji 创建子模块的符号文件成功，见图 13：图 13行为体 jidianji.vhd 语法检查没有错误，见图 14：数字电路与逻辑设计实验报告第 12 页 共 14 页图 14行为体 jidianji.vhd 分析综合没有错误，如图 15图 152.功能仿真数字电路与逻辑设计实验报告第 13 页 共 14 页a)功能仿真过程及仿真结果波形文件 jidianji.vwf 产生功能仿真网表成功，见图 16：图 16波形文件 jidianji.vwf 功能仿真成功，见图 17
13、:图 17b)结果分析及结论制作的波形图如图 18 所示：图 18功能仿真结果如图 8 所示：图 8当输入端 a 的输入信号为高电平 0 时，输出端 b 的输出信号与输入端 a 的输入信号一致；当输入端 a 的输入信号为低电平 1 时，输出端 b 输出信号为高电阻态，实现了 OC 门的使能端对高电平有效。数字电路与逻辑设计实验报告第 14 页 共 14 页七Programming 芯片编程因为没有数据线，暂时没有进行芯片编程。八、实验结论（实验概括总结与实验心得）（实验的结论）三态门与 OC 门仿真成功。三态门的使能端可对低电平有效。而 oc门的使能端对高电平有效。（实验的心得）实验过程中经过对 Maxplus的操作有了进一步的认识。其中，在进行编译时，语法出现了错误，有些符号不能识别，将其大小写转换就没有报错了。另外在波形仿真的时候屡屡不成功，原来是没有对更改过的波形文件保存并对以前的波形文件进行覆盖，所以一直都还是报出以前的错。对于电路设计某些部分，还是不太了解其作用原理。我会回去多问问同学，上网找资料了解的。
