1、 CS1110 梅 超 U201114468 第 1 页 共 10 页D 触发器设计实验报告1、实验目的（1）用ISE14.2 的软件开启一个 Spartan3E的项目.（2）撰写一个简单的Schematic原理图,用语法检查器(Syntax Check)来修正语法的错误（3）产生测试模板(Test Bench) 来辅助你的设计.（4）加入系统所需的Constraints 文件.(UCF file)（5）完成整个设计程.并产生D.bit 文件。（6）用 Adept 软件来烧录 D.bit 文件到 FPGA.2、实验器材ISE14.2 软件D.V 文件D.UCF 文件USB下载线Adept软件开
2、发板Basys23、实验内容用电平异步时序逻辑电路，实现下降沿的D 触发器( 无空翻 ).需要一个复位信号 RESET,和一个置位信号RET,均为低电平有效.典型输入时间图如下：X2(CP)X1(D)Z(Q) 接线：输入信号：D- 接板子上SW0（FPGA内部“p11”）；;CP-接FPGA内部“B8”(50MHz);RESET-接板上Btn0（FPGA内部“g12”）；SET- 接板上Btn3（FPGA内部“a7”）；输出信号：Q-接板子上灯ld0（FPGA内部“m5 ”）；Q（非）-接板子上灯ld7（FPGA内部“g1”）；4、实验过程建立原始流程表按照输入信号的变化进行时间的划分，由题意
3、可知设立8中不同状态，见上图2 61 5 7 16 3431 6 75 584 5CS1110 梅 超 U201114468 第 2 页 共 10 页画出原始流程表：注： X2为 CP， X1为 D， Z 为 Q激励状态及输出X2X1状态00 01 11 101 /0 2/0 D/d 3/02 1/0 /0 4/0 d/d3 1/0 d/d 4/0 /04 d/d 5/d /0 3/05 8/1 /1 6/1 D/d6 d/d 5/1 /1 7/17 1/d d/d 6/1 /18 /1 5/1 d/d 7/1化简流程表：2 Y3 Y Y4 2,5 2,5 Y5 N N N N6 N N N
4、N Y7 N N N N Y N8 N N N N Y Y N1 2 3 4 5 6 7画出状态合并图：1 2387456CS1110 梅 超 U201114468 第 3 页 共 10 页Y2Y1 0 101Y2Y1X2X1Y2Y1X2X1选择最小闭覆盖（231） （4） （568） （7） 并且用 ABCD 分别表示：画出状态相邻图;ADB C状态编码设二次状态用 y2y1 表示，用 00,01,11,10 分别表示A,B,C,D 四种状态，最简二进制流程表如图;激励函数 /Y2Y1 和输出 Z二次状态Y2Y1 X2X1=00 X2X1=01 X2X1=11 X2X1=1000 00/0
5、00/0 01/0 00/001 Dd/d 11/d 01/0 00/011 11/1 11/1 11/1 10/110 00/d dd/d 11/1 10/1画出卡诺图并求出激励函数和输出函数;Y2；00 01 11 1000 0 0 0 001 d 1 0 011 1 1 1 110 0 d 1 1Y2= 1221yxyY1;00 01 11 1000 0 0 1 001 d 1 1 0AD CBCS1110 梅 超 U201114468 第 4 页 共 10 页X2X1Y2Y111 1 1 1 010 0 0 1 0Y1= 211xyxZ00 01 11 1000 0 0 0 001 d
6、 d 0 011 1 1 1 110 d 1 1 1Z=y2;逻辑电路图：逻辑电路代码：module D_top_D_top_sch_tb();/ Inputsreg SD;reg D;reg RD;reg CP;CS1110 梅 超 U201114468 第 5 页 共 10 页/ Outputwire QN;wire Q;/ Bidirsalways #50 CP= CP;always #20 D = $random%2;/ Instantiate the UUTD_top UUT (.SD(SD), .QN(QN), .Q(Q), .D(D), .RD(RD), .CP(CP);/alw
7、ays #20 RD = $random%2;/ Initialize Inputs/ ifdef auto_initinitial beginD = 0;SD = 0;RD = 0;CP = 0;#20 RD = 1;#40 SD = 1;end/ endifendmodule输出波形图：CS1110 梅 超 U201114468 第 6 页 共 10 页五、课后思考题1、异步时序逻辑电路与同步时序逻辑电路有何区别？答：对于同步时序逻辑电路，因为时钟脉冲对电路的控制作用，所以无论输入信号时电平信号还是脉冲信号，对电路引起的状态响应都是相同的。而对于异步时序逻辑电路，电路中没有统一的时钟脉冲信
8、号同步，电路状态的改变是外部输入信号变化直接作用的结果；在状态转移过程中，各存储元件的状态变化不一定发生在同一时刻，不同状态的维持时间不一定相，并且可能出现非稳定状态。对输入信号的形式有所区分，输入电平信号与脉冲信号，对电路引起的状态响应是不同的 2、如何发现异步电平时序逻辑电路中的竞争并消除临界竞争？答：观察当输入信号变化时是否会引起电路中两个或两个以上状态变量发生变化，会引起则存在竞争，否则不存在竞争。若竞争的结果可能使电路到达不同的稳态，即状态转移不可预测，则是临界竞争。消除临界竞争主要在状态编码时避免，有三种方法：相邻状态，相邻分配；增加过渡状态，实现相邻分配；容许非临界竞争，避免临界
9、竞争。6、实验体会通过这次实验，了解了异步的相关知识，懂得了异步电路的处理办法。提高了自己在电路方面的技能。在使用 ISP 编程环境时要时刻注意保存，操作这样一个系统也需要牢固的基础知识，再就是多加练习，虽然第一次使用碰了很多钉子，但相信随着对它的了解的深入，我能很好地掌握使用方法，在没有硬件的情况下也能很好地将书本上学到的付诸实践。CS1110 梅 超 U201114468 第 7 页 共 10 页计数器的设计1、实验目的1、以计数器为例，掌握时序电路设计方法。2、熟练掌握 ISE 软件进行 FPGA 开发的过程以及实验箱的使用方法。3、了解 ISE 设计报告中电路资源利用率情况分析。4、掌
10、握中规模集成计数器的使用方法及功能测试方法二、实验内容用verilog语言设计一个能清0、置数和进位输出增1、减1的4位二进制计数器，如下图 1 所示：输入CLR 为清0 端，信号LD为置数端，将A、B、C、D的输入值送到计数器中，并立即在QA、QB、QC、QD中输出。输入信号M为模式选择端，当M=1时加1计数，当M=0时减1计数。CP端输入一个上升信号时进行一次计数，计数有进位/借位时，Qcc端输出一个负脉冲。3、实验过程1、启动ISE集成开发环境，创建工程并输入设计源文件。2、对设计进行时序仿真，分析设计的正确性。3、在设计文件中输入Verilog代码timescale 1 ns / 1
11、ps4 module qu_dou ( clk ,rst , a ,b );5 6 input clk ;7 wire clk ;8 input rst ; input a ;wire a ;CS1110 梅 超 U201114468 第 8 页 共 10 页output b ;reg b ;reg 31:0 cnt ;reg clkout ;always ( posedge clk or negedge rst )begin if ( rst = 1b0 )cnt = 32d3000000 ) b = 1 ;else cnt = cnt + 1b1 ;endelse begin b = 1b
12、0 ;cnt = 0 ;endendendendmodule 功能实现：timescale 1 ns / 1 psmodule counter4 ( load ,clr ,c ,DOUT ,clk, up_down ,DIN ,sysclk , rst );input load ; input clk;wire load ;input clr ;wire clr ;input up_down ;wire up_down ;input 3:0 DIN ;wire 3:0 DIN ;input sysclk ;input rst ;output c ;reg c ;output 3:0 DOUT
13、;wire 3:0 DOUT ;CS1110 梅 超 U201114468 第 9 页 共 10 页reg 3:0 data_r;/* 例化去抖模块 */wire clk_r ;qu_dou qu_dou ( .clk (sysclk) ,.rst (rst) , .a (clk),.b (clk_r);/*assign DOUT = data_r;always ( posedge clk_r or posedge clr or posedge load) begin if ( clr = 1) /同步清零data_r = 0;else if ( load = 1) /同步预置data_r =
14、 DIN; else begin if ( up_down =1)begin if ( data_r = 4b1111) begin /加计数data_r = 4b0000; c = 1; endelse begin /减计数data_r = data_r +1; c = 0 ; end endelse begin if ( data_r = 4b0000) begin /加计数data_r = 4b1111; c = 1; endelse begin /减计数data_r = data_r -1; c = 0 ; end end CS1110 梅 超 U201114468 第 10 页 共
15、10 页end end Endmodule波形仿真图：五、实验体会 刚开始编程时对两位的位选信号不知道怎样更好地实现，通 过 老 师 的讲 解 ， 我明白了可以用 clk1的 高 低 电 平 来 控 制 选 择 ”01”、 ”10”实现一个两路选择器，在下载进行验证时，开 始 锁 定 的 引 脚 不 连 续 ， 不 方 便 连 线 ， 后 来 重 新 锁 定 引脚 后 没 有 保 存 重 新 生 成 bit 文 件 ， 导 致我们的数码管不显示任何结果，经过询问老师后，重新下载成 bit 文件后出现了结果。总之，我通过这次试验，解决实际问题 的 能 力 得 到 了 增 强 ， 收 获 颇 大 。
