1、集成电路设计实践报告题目：1位ALU运算单元设计院系：自动化与信息工程学院专业班级：微电112学生学号：3110433038学生姓名：刘洋指导老师姓名：戴力 称： 起止时间：2015.1.52015.1.14成绩： 一、设计任务 （1） 根据1位ALU运算单元所需完成的功能， 给出电路图设计，完成1位ALU运算单元由电路图到晶体管级的转化； （2）绘制原理图，完成电路特性模拟，给出该寄存器的建立和保持时间； （3）遵循设计规则完成晶体管级电路图的版图，流程如下： 版图布局规划基本单元绘制功能块的绘制布线规划总体版图； （4）版图检查与验证； （5）针对自己画的版图，给出实现该电路的工艺流程图。
2、二、电路设计方案的确定 算数逻辑单元是指既能进行算术运算，又能进行逻辑运算的单元。下面分别介绍基于传输门逻辑和静态CMOS逻辑门的两种算术逻辑单元电路。方案一:采用传输门电路可以构成算术逻辑单元，主要是以传输门为主体的一个算术逻辑单元，根据传输门逻辑，可以写出此电路的逻辑表达式 若将式中的K4-K1作为控制信号，A,B作为输入信号可根据上式列出对应的真值表，在该电路中仅需12个传输管就可跟据K4-K1不同的输入控制状态实现16种不同的逻辑功能。 传输门的多功能发生器 传输门多功能发生器真值表方案二：采用静态逻辑门电路亦可构成算数逻辑单元，运用不同的逻辑组合构成算数逻辑单元。但是此方案需要30个
3、管子，数量庞大。两种方案相比较，方案一这种电路具有节省管子，结构简单的优点，且该类电路的版图形状规则，占用面积小，尽管存在阈值损失，但加一个电荷保持电路即可。总共就17个管子，远小于方案二的数量。因此第一种方案比较好。三、电路特性仿真及分析1、 打开S-Edit程序，S-Edit会自动将工作文件命名为File0.sdb并显示在窗口的标题栏上。2、 另存新文件：选择FileSaveAs命令，打开“另存为”对话框，在“保存在”下拉列表中选择保存的目录，在“文件名”文本框中输入新文件的名称3、 加入输入端口与输出端口：利用S-Edit提供的输入端口按钮与输出端口按钮，标明此1位ALU运算单元的输入输
4、出信号的位置与名称，在这里要分别建立A，B输入，K1，K2，K3，K4这4个控制信号及Y，1个输出端口。注意，符号的输入输出端口的名称要与电路输入输出端口的名称相同，大小写亦须一致。电路模拟图电路网表及输入信号电路仿真结果仿真得到的电路特性曲线 根据仿真得到的电路特性曲线与前面设计时的电路要求对比可知：所模拟的电路符合设计的ALU电路要求，且能实现ALU的功能。故所模拟的电路可以使用。四、版图的布局规划及基本单元的设计 ALU的版图根据前面设计的模拟电路可知：要做出一个基本的ALU，需要4个pmos和13个nmos结构。由电路中各管子器件的链接可以看出，有的管子的栅极链接在一起，有的是源级链接
5、。故而可以在设计时，使某些管子共用一个栅极或源级。制作版图时使用的是L-Edit软件，才用0.35um工艺制造。在制作版图时需要注意：所有光刻孔的几何尺寸都必须大于或等于最小距离。五、电路制造的工艺流程图 Pmos：选择衬底P阱光刻光刻有源区光刻多晶硅P+区光刻N+区光刻光刻接触孔光刻铝线 Nmos制造工艺与上述基本相同，按版图 做出Nmos和Pmos后，用刻上金属线将其按版图链接起来。然后做钝化和封装处理。1. 选择衬底；2. 光刻有源区：1）生长二氧化硅层；2）涂光刻胶；3）掩膜对准；4）曝光显影；5）腐蚀去胶；3.光刻多晶硅：3. 1）外延生长栅极薄氧化层；2）淀积多晶硅；3）涂胶光刻多
6、晶硅；4. 源漏区掺杂：1）源漏区光刻；2）源漏区掺入P+离子；3）去胶；5. 光刻接触孔：1）淀积PSG；2）光刻接触孔；3）刻蚀接触孔；4）去胶；6. 光刻铝线：1）淀积铝；2）光刻铝；3）去胶；7. 刻钝化铝。六、总结 经过两周的学习与设计，终于完成了这次算术逻辑单元ALU的设计，在第一周，我们主要学习了实用软件及画原理图，并对原理图进行运行。刚开始拿到题目时感觉很困难，无从下手，经过学长们的细心指导终于有点眉目。在第二周我们开始画版图，在这期间我们遇到的困难比较多，首先是尺寸问题，还有线与线的间距，线宽，光刻孔与栅极的距离等等一系列的问题。其中最困难的是连线的问题，出错了不容易找出来。
7、 集成电路的设计流程主要有：电路图的确定、电路模拟及仿真、电路版图设计、版图与原理图的对比、后仿真。 电路模拟及仿真时，需要注意电路的链接是否符合原理要求，仿真时需要注意所加的信号是否能够达到电路的实际要求。版图设计时，需要注意版图的布局、工艺要求以及间距的最小要求，且芯片尺寸尽可能小。版图与原理图对比和后仿真时，要求电路图和版图中管子的尺寸要基本一致，否则仿真结果无意义。7、 设计成果汇总 版图的网表信息 * Circuit Extracted by Tanner Researchs L-Edit Version 9.00 / Extract Version 9.00 ;* TDB File
8、: C:UsersAdministratorDesktopjichengdianluliuyang.tdb* Cell: invest_testVersion 1.30* Extract Definition File: ic_techfilesxauteeic_35um.ext* Extract Date and Time: 01/14/2015 - 10:34.lib C:UsersAdministratorDesktopjichengdianluic_techfilescz6h+_v20.lib tt* NODE NAME ALIASES* 1 = Vdd (132.95,-23.45)
9、* 3 = K2 (165.35,-38.95)* 4 = K4 (165.45,-36.5)* 5 = Gnd (131.05,-30.7)* 6 = Y (165.55,-57.15)* 7 = K3 (165.45,-34.05)* 8 = K1 (165.3,-31.2)* 10 = B (135.9,-46.9)* 11 = A (135.5,-44.5)M1 Y 14 Vdd Vdd PENH L=350n W=1.4u AD=2.52p PD=6.4u AS=2.94p PS=7u * M1 DRAIN GATE SOURCE BULK (162.85 -50.2 163.2 -
10、48.8) M2 14 2 Vdd Vdd PENH L=350n W=1.4u AD=2.87p PD=6.9u AS=2.59p PS=6.5u * M2 DRAIN GATE SOURCE BULK (155.1 -50.2 155.45 -48.8) M3 12 B Vdd Vdd PENH L=350n W=1.4u AD=2.45p PD=6.3u AS=1.365p PS=3.35u * M3 DRAIN GATE SOURCE BULK (141.7 -34.35 142.05 -32.95) M4 Vdd A 13 Vdd PENH L=350n W=1.4u AD=1.36
11、5p PD=3.35u AS=2.59p PS=6.5u * M4 DRAIN GATE SOURCE BULK (139.4 -34.35 139.75 -32.95) M5 Y 14 Gnd Gnd NENH L=350n W=700n AD=1.12p PD=4.6u AS=1.4p PS=5.4u * M5 DRAIN GATE SOURCE BULK (162.85 -55.85 163.2 -55.15) M6 14 2 Gnd Gnd NENH L=350n W=700n AD=1.295p PD=5.1u AS=1.225p PS=4.9u * M6 DRAIN GATE SO
12、URCE BULK (155.1 -55.75 155.45 -55.05) M7 14 2 Gnd Gnd NENH L=350n W=700n AD=1.365p PD=5.3u AS=1.225p PS=4.9u * M7 DRAIN GATE SOURCE BULK (155.1 -57.65 155.45 -56.95) M8 9 A 2 Gnd NENH L=350n W=700n AD=945f PD=4.1u AS=1.295p PS=5.1u * M8 DRAIN GATE SOURCE BULK (148.35 -51.9 148.7 -51.2) M9 K3 12 9 G
13、nd NENH L=350n W=700n AD=1.085p PD=4.5u AS=1.155p PS=4.7u * M9 DRAIN GATE SOURCE BULK (160.65 -34.3 161 -33.6) M10 K1 12 15 Gnd NENH L=350n W=700n AD=1.33p PD=5.2u AS=1.8025p PS=5.85u * M10 DRAIN GATE SOURCE BULK (160.65 -31.55 161 -30.85) M11 15 13 2 Gnd NENH L=350n W=700n AD=1.8025p PD=5.85u AS=1.
14、75p PS=6.4u * M11 DRAIN GATE SOURCE BULK (155.15 -31.55 155.5 -30.85) M12 16 B K2 Gnd NENH L=350n W=700n AD=980f PD=3.5u AS=1.89p PS=6.8u * M12 DRAIN GATE SOURCE BULK (152 -40.95 152.35 -40.25) M13 2 13 16 Gnd NENH L=350n W=700n AD=1.4p PD=5.4u AS=980f PS=3.5u * M13 DRAIN GATE SOURCE BULK (155.15 -4
15、0.95 155.5 -40.25) M14 K4 B 17 Gnd NENH L=350n W=700n AD=1.19p PD=4.8u AS=1.155p PS=4u * M14 DRAIN GATE SOURCE BULK (152 -36.85 152.35 -36.15) M15 17 A 2 Gnd NENH L=350n W=700n AD=1.155p PD=4u AS=1.4p PS=5.4u * M15 DRAIN GATE SOURCE BULK (148.35 -36.85 148.7 -36.15) M16 12 B Gnd Gnd NENH L=350n W=70
16、0n AD=1.47p PD=5.6u AS=682.5f PS=2.65u * M16 DRAIN GATE SOURCE BULK (141.7 -38.7 142.05 -38) M17 Gnd A 13 Gnd NENH L=350n W=700n AD=682.5f PD=2.65u AS=1.54p PS=5.8u * M17 DRAIN GATE SOURCE BULK (139.4 -38.7 139.75 -38) VDD Vdd Gnd 3.3VK1 K1 GND PULSE(0 3.3 10n 5n 5n 160u 320u)VK2 K2 GND PULSE(0 3.3
17、20n 5n 5n 80u 160u)VK3 K3 GND PULSE(0 3.3 40n 5n 5n 40u 160u)VK4 K4 GND PULSE(0 3.3 80n 5n 5n 20u 40u)VB B GND PULSE(0 3.3 100n 5n 5n 320u 640u)VA A GND PULSE(0 3.3 200n 5n 5n 640u 1280u).tran/op 2u 1280u start=0 method=bdf.print tran V(A)V(B)V(K1)V(K2)V(K3)V(K4)V(Y).model NENH nmos.model PENH pmos* Total Nodes: 17* Total Elements: 17* Total Number of Shorted Elements not written to the SPICE file: 0* Extract Elapsed Time: 0 seconds.END版图网表与电路网表的对比结果后仿真结果电路单元类型晶体管数目版图尺寸（不含PAD）版图尺寸（含PAD）设计结构（层次化or Flatten）备注ALU176.95um*0.70um6.24um*1.4um版图信息表格
