1、第 1 页 （共 5 页）数字逻辑电路期末考试试题一、单项选择题（本大题共 15 小题，每小题 2 分，共 30 分）1下列数中最小的数是A(1000.1) 2 B(10.3) 8 C (8.3)10 D (8.3) 16 2与(77) 8 相等的 8421BCD 码数是A(01110111) 85421BCD B(01100011) 8421BCD C(10010011) 8421BCD D(10010110) 8421BCD 3已知输入 A、B 和输出 F 的波形如图 1.1 所示，由此判断 F 与 A、B 的逻辑关系是A或非 B异或 C与非 D同或 4在下列电路中，能实现 的电路是CAB
2、F5函数 的反函数是CBADBAF)(A CB )(C CBADFD A)(6与函数 相等的函数式是A B C DCFDFAAF7已知函数 ，问使函数 的输入组合是A0F&ABCFR+UC“1”A&ABCFR+UCB &ABCFR+UC“1”C& &ABC“1”FDA B C DABF图 1.1第 2 页 （共 5 页）AABC=001 BABC=110 CABC=000 DABC=0108逻辑项 ，其逻辑相邻项的是CDA B C DAABC9逻辑函数 的最简与或式是FA B CDFC DBC10逻辑函数 ，其约束条件为 ，它的最简与或非式是F0ABA B CFC D C11函数 的最简与或式
3、是)15,329,8751(FA B ABDDBAFC D C12D 触发器置 1，其激励端 D 的取值为A B C D 0nQ1n13T 触发器组成电路如图 1.2 所示，它完成的功能是AT 触发器 BJK 触发器 CD 触发器 DRS 触发器14n 位 DAC 电路的精度为A B C D1212nn2n15555 定时电路当 Rd=0 时，其输出状态为A保持 B对输出无影响 C1 D0二、填空题（本大题共 5 小题，每小题 2 分，共 10 分）16余 3BCD 码 0111 表示的十进制数是 。C1QQT=1ACP图 1.2第 3 页 （共 5 页）17、 = 。1AF18、5 级触发器
4、组成扭环型计数器，其无效状态数有 。19、将模拟量转换为数字量一般要经过采样保持和 两部分电路。20、为了检测出输入幅值大于某值的脉冲信号，应采用 电路三、分析题（本大题共 4 小题，每小题 10 分，共 40 分）说明：中规模器件 74LS90、74LS161 和 74LS194 的功能表在第 8 页上。21数据选择器电路如图 3.1 所示写出 F 表达式； 填写出卡诺图； 写出最简与非式。22.时序电路如图 2.2 所示。 写出触发器的次态方程； 画出 Q 的波形（设 Q 初态为 0） 。23由 74LS1 和 74LS194 组成电路如图 3.4(a)、(b)所示分别列出它们的状态迁移关
5、系；（74LS194 起始态为 0000）指出其功能。D01D23A14选 1MUX& 11CDAB图 3.1FQ1D&ACP CPA图 2.Qcp 74194Q0 Q1 Q2 Q3CrSLS0CPD0S1D1 D2 D3SR&101CP 7416QAQBQCQDPTCPrACBDLDOC &11010第 4 页 （共 5 页）24由译码器 74LS138 和计数器 74LS161 组成电路如图 2.4 所示。 列出 74LS161 的状态迁移关系； 列出输出 F 的序列信号。四、设计题（本大题共 2 小题，每小题 10 分，共 20 分）25用译码器和少量的门电路设计一个一位二进制数的全减器
6、。（A 为被减数，B 为减数，D 为差，C i 为低位的借位，C i1 为向高位的借位）作出真值表；写出方程式；画出逻辑图。26用 74LS90 设计七进制 5421BCD 码计数器。 列出状态迁移关系；74LS138E12E3“1”10234567A21A0&74LS16QDCQBATPA LDocCrBC1CP 11F图 2.4第 5 页 （共 5 页） 决定反馈归零信号； 画出逻辑图。 74LS90功 能 表输 入 输 出R0102S9192CP121100R012=0S912=00QDA二 进 制 计 数五 进 制 计 数8421码 十 进 制 计 数5421码 十 进 制 计 数QABQCD00101CPCP74LS16功 能 表输 入 输 出PT100 QD00计 数 （ 模 16）CQBA保 持CBA1 DLD1CP BCDABCAD保 持 （ Oc=0)r74LS194功 能 表输 入 输 出S10SLRCrP1000 Q300保 持SRSL 2Q10Q21Q0SR321SLD32D10d32d10 dd00111 保 持
